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新建模在TDDB外的新建模为130nm至28nm CMOS节点
TDDB仍然是超短路通道CMOS节点中的关键可靠性问题，并保证了速度性能和低消耗要求。在AC RF信号操作“外状态”过程中，从低（kHz）到非常高的频率范围（GHz）[1-2]依次以“状态”模式出现。即使“偏离状态”应力通常以比“州内”应力较小的速率降低设备，它也可能成为RF域中设备操作的限制因素，而对于逻辑应用中使用的供应电压V DD通常翻了一番。不仅设备参数漂移可能会变得很重要，而且还可以触发严重分解（BD）到Gate-Drain区域中。因此，至关重要的是要精确评估态度TDDB的可靠性，并深入了解设备级别的磨损机制，因为可以在排水管上观察到故障事件（图。1a，c）和门（图。1b，d）28nM FDSOI CMOS节点中的电流。由于影响电离的差异（ii）孔和电子的阈值能量和能屏障高度，在州或偏离状态下的热载体（HC）生成及其V GS / V DS依赖性在N通道和P通道上明显不同[3]。通过低闸门敏感性进行了的比较[4]，重点是注射的载体效率，一方面，在Onders HCD下，在N-Channel侧受到较大的损害，在N-Channel侧受到了较大的损坏，并且在较大的n-channel侧受到较大的损害，并且在较大的n-channel方面受到了较大的损害，并且在较大的n-channel侧受到了较大的损害。的比较[4]，重点是注射的载体效率，一方面，在Onders HCD下，在N-Channel侧受到较大的损害，在N-Channel侧受到了较大的损坏，并且在较大的n-channel侧受到较大的损害，并且在较大的n-channel方面受到了较大的损害，并且在较大的n-channel侧受到了较大的损害。这种暗示的高能量HC可能会在栅极排水区域的OFF模式下触发BD事件[5-6]与热孔效率相关[7]。
针对 130nm 至 28nm CMOS 节点的新型断态 TDDB 建模
在保证速度性能和低功耗要求的超短通道 CMOS 节点中，TDDB 仍然是一个关键的可靠性问题。在交流射频信号操作期间，“关断状态”与“导通状态”模式依次发生，从低频（kHz）到极高频范围（GHz）[1-2]。即使“关断状态”应力通常以比“导通状态”应力更小的速率降低器件性能，但它可能成为器件在射频域和毫米波应用中运行的限制因素，在毫米波应用中，电源电压 V DD 通常是逻辑应用中使用的电源电压的两倍。不仅器件参数漂移可能变得显著，而且还可能触发栅极-漏极区域的硬击穿（BD）。因此，准确评估关断状态 TDDB 的可靠性并深入了解器件级的磨损机制至关重要，因为可以在 28nm FDSOI CMOS 节点的漏极（图 1a、c）和栅极（图 1b、d）电流上观察到击穿事件。由于空穴和电子的碰撞电离 (II) 阈值能量和能垒高度不同，因此导通或关断状态下热载流子 (HC) 的产生及其 V GS / V DS 依赖性在 N 沟道和 P 沟道中明显不同[3] 。通过低栅极电压下的 HC 敏感性对 P 沟道和 N 沟道进行了比较[4]，重点关注注入载流子效率，一方面主要考虑导通状态下的热载流子退化 (HCD) 下的 P 沟道侧，另一方面考虑关断状态下的 N 沟道侧，因为热空穴注入引起的损伤和 BD 敏感性更大。这意味着高能 HC 可能在关断模式下在栅极-漏极区域触发 BD 事件[5-6]，与热空穴效率有关[7] 。
130nm CMOS 微型宽带单极天线，增益得到改善
摘要 本文提出了一种适用于W波段的小型化宽带单极子片上天线（AOC）。该AOC基于130nm CMOS工艺，通过顶层M6采用六边形网格、底层M1采用电容性AMC（人工磁导体）实现小型化。首先，利用电磁仿真分析了不同模式的反射相位。其次，通过采用六边形网格将带AMC的AOC轴向尺寸进一步减小16.2%（与带AMC的直单极子天线相比），并通过分析网格角度优化了阻抗。提出的小型化单极子天线在81GHz处的尺寸为367um×194.2um（0.1λ 0 ×0.052λ 0 ）。测量表明，该天线的阻抗带宽为31.5%（75-103GHz），在85GHz处峰值增益为-0.35dBi。所提出的天线具有已报道的最小尺寸，可应用于W波段FMCW雷达片上系统关键词：AMC，小型化单极天线，宽带天线，AOC分类：微波和毫米波器件，电路和模块
采用 130nm CMOS 技术的射频功率放大器多级电源调制器：基于比较器的方法
摘要：节能功率放大器 (PA) 可以延长电池寿命，同时又不牺牲线性度，对移动设备来说越来越重要。包络跟踪 (ET) 设计中的电源调制器会影响射频 (RF) PA 的效率提升。本文介绍了一种基于比较器的电源调制器的设计，该调制器可动态控制驱动 PA 所需的电源电压。 前置放大器被设计用于放大 RF 输入信号，包络检测器在比较器的 0 - 3.3 V 摆幅范围内跟踪放大信号。 单位比较器被设计为工作在 2.1 GHz 频率下，最小上升时间延迟为 0.2 ns，并且它被级联以用作 8 位比较器。多级电源调制器接收来自 8 位比较器的输入。这通过限制流过由比较器关闭的晶体管的电流来确定流向 PA 的电流量。因此，基于比较器的包络跟踪系统旨在设计 ET 电路并将功率附加效率提高到大约 45%。此外，ET 电路不包含电感器等笨重元件，因此预计会占用较少的芯片面积。
使用开放式PDK和开源工具设计模拟/RF芯片
□从github/gitlab/codeberg/sourceforge获取工具，或安装现成的docker映像□免费访问3个可制造的PDK（130nm CMOS，180nm CMOS，130nm CMOS，130nm SIGE：CBICMOS：C BICMOS）。文档和标准细胞LIB，记忆，IO细胞□在GUI（XSCHEM，QUCS-S），模拟（NGSPICE，XYCE），图形结果（XSchem，Gaw，Python）中绘制电路； TCL（XSchem）中的脚本重复设计任务；在原理图（XSchem）中使用嵌入式的仿真控制和评估
低功率高速CMOS电流比较器在0.18 µm和0.13 µm技术中，Sunil N. limbachiya 1，priyesh.gandhi 2 1-pg_student，s_nil14@ya
Low Power High Speed CMOS current Comparator in 0.18 µ m and 0.13 µ m Technology Sunil N. Limbachiya 1 , Priyesh.Gandhi 2 1-PG_Student, s_nil14@yahoo.com,LCIT-Bhandu, Gujarat (INDIA) 2-Assistant Professor, priyesh.gandhi@lcit.org,LCIT- Bhandu,古吉拉特邦（印度）摘要 - 本文以低功率和高速性能显示了CMOS当前比较器设计。使用电流镜设计设计的CMOS电流比较器。该电路在180nm和130nm CMOS工艺技术中进行模拟。模拟结果显示，比较器电路在180nm技术中具有412PS延迟，而130nm技术的370PS延迟。还可以进行比较器设计的工作，而低功率耗散。关键字：当前比较器，当前镜像，功率耗散，延迟，导师图形，Eldo Spice I简介
130nm BiCMOS带通型负群延迟恒移相微波无源集成电路设计方法
Blaise Ravelo 1，IEEE 会员，Mathieu Guerin 2，IEEE 会员，Jaroslav Frnda 3,4，IEEE 高级会员，Frank Elliot Sahoa 5，Glauco Fontgalland 6，IEEE 高级会员，Hugerles S. Silva 7,8，IEEE 会员，Samuel Ngoho 9，Fayrouz Haddad 2，IEEE 会员，以及 Wenceslas Rahajandraibe 2，IEEE 会员 1 南京信息工程大学（NUIST），电子信息工程学院，江苏南京 210044 2 艾克斯-马赛大学，CNRS，土伦大学，IM2NP UMR7334，13007 马赛，法国 3 日利纳大学交通运输与通信运营与经济学院定量方法与经济信息学系， 01026 Zilina, 斯洛伐克 4 电信系，电气工程和计算机科学学院，VSB 俄斯特拉发技术大学，70800 俄斯特拉发，捷克共和国 5 Laboratoire de Physique Nucléaire et Physique de l'Environnement (LPNPE), Université d'Antananarivo, Antananarivo 101, Madagascar 6 联邦大学Campina Grande，应用电磁和微波实验室，Campina Grande/PB，58429，巴西 7 Instituto de Telecomunicações and Departamento de Eletrónica，Telecomunicações e Informática，Universidade de Aveiro，Campus Universitário de Santiago，3810-193 Aveiro，葡萄牙 8 巴西利亚大学电气工程系(UnB)，联邦区70910-900，巴西 9 法国系统科学协会 (AFSCET)，巴黎 75013，法国
锤子：模块化和可重复使用的物理设计流量工具
流程技术缩放和硬件体系结构专门研究大大增加了对芯片设计空间利用的需求，同时优化了功率，性能和区域。Hammer是一种开源的可重复使用的物理设计（PD）流量生成器，可通过使用模块化软件体系结构在设计，工具和工艺特定于技术方面的问题之间实施分离来减少设计工作并增加可移植性。在这项工作中，我们概述了Hammer的结构，并强调了最新的扩展，这些扩展既支持物理芯片设计师和硬件架构师，以评估其提议的设计的优点和可行性。这是通过集成更多工具和过程技术（某些开源）以及设计师驱动的流台阶生成器的开发来实现的。对基于RISC-V的芯片范围从130nm降至12nm不等的过程技术中的芯片设计的评估表明，锤子生成的流如何可重复使用，并且可以对多样化应用进行有效优化。
扩大采用，维持生态系统，改善PPA
IHP宣布了一个免费的MPW程序，该程序将使用OpenRoad作为其芯片设计流的工具之一。这标志着实现新的铸造厂的另一个里程碑，该铸造厂为学生，教育工作者和行业的原型应用程序提供了使用IHP-SG13G2 BICMOS技术，该应用程序由OpenRoad Flow作为OpenPDK支持。这项技术可在130nm处使用数字，模拟以及混合信号应用，以适用于包括RF在内的更广泛的应用。Eth Zurich标准化了基于其CHIP设计课程的OpenRoad流量的课程。他们正在建立由德国联邦教育和研究部资助的证书课程，以帮助参与者与IHP一起使用OpenRoad建立筹码。IHP目标研究人员和职业发展计划正在开发的这些OS-EDA课程。
评估超低压放大器 ASIC 的测量方法
摘要：本文介绍了为对全差分放大器（FDDA）原型芯片样品进行实验评估而开发的测量电路和测试板。被测设备（DUT）是采用130nm CMOS技术设计和制造的超低压、高性能集成FDDA。FDDA的电源电压为400mV。在带有制造的FDDA芯片的测试板上实现了测量电路，以评估其主要参数和特性。在本文中，我们重点评估以下参数：输入失调电压、共模抑制比和电源抑制比。开发并验证了测试板。测得的测试板误差为38.73mV。FDDA的失调电压为-0.66mV。测得的FDDA增益和增益带宽分别为48dB和550kHz。除了测量板外，还开发了一个图形用户界面，以简化测量期间对被测设备的控制。