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180nm 的功率、性能和面积评估...
摘要 本研究提出了一种能够有效、全面评估多种技术节点的CMOS工艺的功率-性能-面积（PPA）特性的方法。根据国际半导体技术路线图（ITRS），我们采用从180nm半节距节点到28nm节点的全尺寸缩小方法，设计并实现了一系列基准环形振荡器（RO）电路。同时，我们对基于六种低泄漏（LL）工艺：180nm、130nm、90nm、65nm、40nm和28nm工艺的RO电路进行了仿真、分析和版图设计。通过纵向分析和比较这六种工艺的PPA特性，可以更好地了解工艺质量，并得出一些可靠的结论来指导设计指标。所提出的方法和基准电路可以很好地扩展到未来的先进技术节点。关键词：集成电路（IC）、PPA、RO电路、CMOS工艺、PVT 分类：集成电路（存储器、逻辑、模拟、RF、传感器）
适用于单脉冲雷达和生物医学传感器应用的集成混合耦合器
180 度混合耦合器设计为在 5 至 10 GHz 频率范围内小型化，求和端口相移为 0 度，差分端口相移为 180 度。小型化可以最大限度地降低功耗，而无源元件可以解决微带线基板材料复杂的可达性问题！将在 Cadence 中选择和设计电感器的金属层，并确定金属的磁导率和介电常数。设计过程从先进设计系统 (ADS) 中的环形混合耦合器微带线开始，到集总无源元件，再到 Cadence 中的有源 65nm CMOS 实现。仿真结果显示，通过中心抽头电感的材料在 EMX 仿真后产生了寄生电感，使感兴趣的频率带宽向左移动 1GHz。无源电路的正向增益为-10dB，回波损耗约为-6dB。已进行文献研究以缩小混合耦合器的体积并分析其性能参数。最终结果表明，仅使用了四个无源元件，覆盖了感兴趣的频带5GHz。
DCM 模式下集成三电平降压变换器的分析、设计和控制
三电平降压(TLB)转换器与连续导通模式(CCM)的降压转换器相比，具有电压转换效率高、电感电流纹波、输出电压纹波和开关管电压应力小等特点。将TLB转换器集成在芯片上，由于电感较小、负载变化较大，无法避免其以非连续导通模式(DCM)工作。本文介绍并讨论一种采用65nm CMOS工艺实现的DCM模式下TLB转换器的分析、设计和控制。晶体管级仿真结果表明，当TLB转换器工作在100MHz、片上电感5nH、输出电容10nF、输出电容10nF时，输入电压为2.4V，输出转换范围为0.7～1.2V，峰值效率为81.5%@120mW。当 I OUT ¼ 10 – 100 mA 时，输出负载瞬态响应为 100 mV，下冲为 101 ns，过冲为 86 mV，上冲为 110 ns。最大输出电压纹波小于 19 mV。
用于植入式神经接口的精确且硬件高效的双尖峰检测器
摘要 — 尖峰检测在神经数据处理和脑机接口 (BMI) 中起着核心作用。未来一代可植入 BMI 面临的挑战是构建一个既具有低硬件成本又具有高性能的尖峰检测器。在这项工作中，我们提出了一种用于可植入 BMI 的新型硬件高效且高性能的尖峰检测器。所提出的设计基于具有自适应阈值估计的双检测器架构。双检测器包括两个独立的基于 TEO 的检测器，它们根据尖峰在高噪声和低噪声场景中的判别特征来区分尖峰的发生。我们在 Wave Clus 数据集上评估了所提出的尖峰检测算法。它实现了 98.9% 的平均检测准确率，在高噪声场景中超过 95%，确保了我们方法的可靠性。当在采样率为 16kHz 和分辨率为 7 位的硬件中实现时，检测准确率为 97.4%。基于该架构的256通道探测器采用TSMC 65nm工艺设计，面积仅682μm2/通道，功耗0.07μW/通道，与目前最先进的尖峰探测器相比，功耗降低39.7%，面积减少78.8%，同时保持了较高的精度。
CMOS 全加器面积优化文献综述
CMOS全加器。建议的全加器总共使用八个晶体管，功耗为4.604 μW，总面积为144 μm 2 。1-trit三元全加器（TFA）由Aloke等人[2]提出，作为波流水线三元数字系统构建的一个组件。在本文中，针对建议的三元全加器电路“SUM”实现了K-map。完整的TFA是在Tanner EDA V.16增强型标准工艺中设计和优化的，该工艺基于TSMC 65nm CMOS技术的BSIM4模型，温度为27°C，施加电压线为1.0Volt。0 Volt、0.5Volt和1.0Volt的值用于表示三元值“00”、“01”和“02”。 Sharmila Devi 和 Bhanumathi [3] 描述了如何使用单向逻辑门线来创建典型的 MCML 全加器，以接收 6 个输入信号来执行可逆门。使用 Tanner EDA 软件来设计和模拟此布置。在分析模拟数据后，建议的结果是 24，与 TSG 导向全加器、费米门导向全加器和费曼门导向全加器相比，系统地减少了 60%、66.66% 和 63.63%。
Dylan RossesDylan Rosses
div> dylan Rosser www.dylanrosser.us工作经验高级模拟电路设计师NXP半导体NXP半导体•LED电力管理IP开发新产品介绍•与SOC Architect合作，与SOC Architect合作开发MCU电源架构和规格•建模，设计和模拟的电压参考，调节器和检测技能之间的交易•均衡•调查•调节•杠杆设计•均衡型号•衡量型号，并衡量型号，并在范围内进行衡量•均衡级别的行为•平衡巡回赛•专家•生产的可交付成果，例如示意图，网表，GD，LEF，模型，自由和文档•分析的老化，可靠性，SOA，SOA，DFMEA，可交付成果的质量模拟电路设计器II NXP半导体•模拟，优化和设计了各种用于数据转换器的iP和Power Machine IP的子计数，以实现多种机器学习的•用于机器学习的最佳FLED和DRC•DRC•DRC•DRC•DRC•DRC•DRC•drc•DREC•drc•drc•drc•drc•drc•drc•drc• IP•在SystemVerilog，Veriloga和Python中对SAR和管道ADC建模•脚本验证以自动化数据分析和可视化研究和助教Carnegie Mellon University•设计并布置了高速的两阶段比较器，在65nm CMOS中进行了高速两阶段的比较器•开发的Microelectronic Circen interne internect internement internect internement internect internection•构成了一项自动式的奖励•颁发的均等•验证电气工程师Cosentini Associates
1.2 dB NF 分集接收模块的低频带多增益 LNA 设计
摘要：本文介绍并讨论了一种用于分集接收模块的低频带 (LB) 低噪声放大器 (LNA) 设计，该模块适用于多模蜂窝手机。LB LNA 覆盖 5 个不同频段，频率范围从 617 MHz 到 960 MHz，5 刀单掷 (5PST) 开关用于选择不同的频段，其中两个用于主频段，三个用于辅助频段。所提出的结构涵盖从 -12 到 18 dB 的增益模式，增益步长为 6 dB，每种增益模式的电流消耗都不同。为了在高增益模式下达到噪声系数 (NF) 规格，我们在本设计中采用了具有电感源退化结构的共源共栅 (CS)。为了实现 S 11 参数和电流消耗规格，高增益模式（18 dB、12 dB 和 6 dB）和低增益模式（0 dB、-6 dB 和 -12 dB）的内核和共源共栅晶体管已被分开。尽管如此，为了保持较小的面积并将相位不连续性保持在 ± 10 ◦ 以内，我们在两个内核之间共享了退化和负载电感器。为了补偿工艺、电压和温度 (PVT) 变化的性能，该结构采用了低压差 (LDO) 稳压器和极端电压补偿器。该设计在65nm RSB工艺设计套件中进行，电源电压为1V，以18dB和-12dB增益模式为例，其NF分别为1.2dB和16dB，电流消耗为10.8mA和1.2mA，输入三阶截取点（IIP3）分别为-6dBm和8dBm。
光刻技术和机器的开发
ே[1]，可以通过缩短光源的波长，改善数值孔径Na并减少过程组合参数来实现光刻的分辨率比。duvl和euvl是光刻技术的两种主要类型。DUVL包括浸入式DUVL和干型DUVL。浸入式DUVL使用ARF作为其光源，其暴露波长为134nm。及其相应的Na为1.35。最先进的沉浸式DUVL可以在7NM技术模式下以及光刻方法的创新使用。将镜头和晶圆之间的空间浸入液体中。液体的反射指数大于1，因此激光的实际波长将大大减少。纯化的水是最常用的，反射指数为1.44。ASML生产了Twinscannxt：2000i在2018年，这是最新一代的Immersion Duvl。其光源的波长为193nm，它的分辨率比将其提高到38nm，并将线宽度降低到7〜5nm。它可用于产生300毫米晶圆。覆盖精度是两个光刻过程之间模式的注册准确性，该图案基于Pauta标准（3σ标准），并影响产品的产量，Twinscannxt：2000i的覆盖精度为1.9nm。它可以每小时生产275块晶圆。干型DUVL还使用ARF作为其照明源，波长仅限于193nm。，其Na为0.93。EUVL的波长仅为13.5nm，其Na为0.33。euvl在生产期间具有明显的优势，复杂性twinscannxt：1460k是最新一代的干duvl，在65nm技术模式下用于半导体市场的基本末端，可生产300毫米晶圆，具有205 WPH的生产率。euvl不需要多次曝光，它只能通过一次暴露才能实现精致的模式。
电荷泵移相电路的设计与实现...
随着集成电路工艺的不断发展，锁相环 (PLL) 频率源技术被广泛应用于各类传感器，如用于图像传感器的高精度时钟发生器[1–4]。近年来，得到广泛研究的高精度传感器，特别是植入式医疗传感器和高精度图像传感器，要求低功耗、大输出功率、低相位噪声[5]。作为传感器的关键模块，PLL 的性能在一定程度上决定了传感器的性能。电荷泵锁相环 (CPPLL) 因其低相位噪声、变相位差和高频工作等特点而成为 PLL 的代表性结构[6–8]。已经发表了许多关于 CPPLL 的研究成果，如[9–14]。在[11]中，采用 65nm Si CMOS 工艺实现了 CPPLL。提出的 CPPLL 采用了一种新型超低压电荷泵。所提出的CPPLL工作频率为0.09 GHz～0.35 GHz，在1 MHz频偏处相位噪声为-90 dBc/Hz，电路功耗约为0.109 mW。[9]提出了一种基于GaAs pHEMT的PLL，采用多种电路技术组合对所提出的PLL进行优化，降低相位噪声，提高运行速度。所提出的PLL工作频率约为37 GHz，在1 MHz频偏处相位噪声为-98 dBc/Hz，电路功耗约为480 mW。从以上参考文献可以看出，GaAs pHEMT具有高增益、优异的功率特性、低噪声的特点[15 – 17]。采用GaAs pHEMT工艺可以实现低噪声、更高输出功率的PLL，但基于GaAs pHEMT工艺的电路在实现更高频率的同时引入了较大的功耗，而基于GaAs pHEMT工艺的CPPLL设计存在诸多困难。另外，CPPLL的设计需要在相位噪声、功耗、面积、工艺等性能问题上做出妥协。因此，本文提出了一种基于0.15μm GaAs的改进结构CPPLL。
MNEMOSYNE - 带串行接口的磁性非易失性随机存取存储器
程序存储器是太空应用的关键组件。它们永久存储在微控制器上执行的程序或现场可编程门阵列 (FPGA) 的配置数据。它们在可靠性、容错性和抗辐射性方面具有最严格的要求。欧盟资助的 MNEMOSYNE 项目旨在展示新一代具有串行接口的抗辐射高密度非易失性程序存储器。该技术将基于最先进的商用嵌入式磁性 RAM，采用 22 nm FD-SOI 工艺。如果成功，该项目将推出第一款密度高于 64 Mb 的抗辐射非易失性程序存储器，用于太空应用。存储器是太空应用的关键组件。它们可分为三种类型：大容量、高速缓存和程序存储器。后者永久存储可作为 MCU 启动存储器或 FPGA 配置非易失性存储器 (NVM) 执行的程序。在太空应用中，程序存储器是需要最高可靠性、零错误容忍度和最高辐射强度的存储器，因为它与系统上电直接相关。另一方面，随着系统性能要求的提高，集成电路（IC）越来越密集。最近的太空程序存储器需要更高的速度和密度。例如，欧洲辐射硬化 FPGA BRAVE NG-Medium 至少需要 13Mb 的配置。下一代 NG-large 和 NG-Ultra 将需要 128Mb 和高达 512Mb 的高速、低引脚数配置存储器。目前，对于这种关键存储器，没有可用的欧洲辐射硬化存储器组件。MNEMOSYNE 项目旨在基于最先进和成熟的欧洲商用 22 nm FDSOI 磁性 RAM (MRAM) 技术开发（设计和原型）新一代具有串行接口的辐射硬化高密度 NVM。得益于 FDSOI 半导体结构，该工艺自然提供了良好的辐射耐受性。此外，MRAM 技术天然具有 SEU 免疫力。关键创新包括：• 第一个密度高于 1Mb 的欧洲 RHBD（抗辐射设计）空间 NVM；• 第一个密度高于 16Mb 的全球 RHBD 空间 NVM；• 第一个采用低于 65nm 工艺的欧洲嵌入式 RHBD 高性能空间 NVM IP 核；• 第一个用于空间应用的新一代自旋转移力矩 (STT) MRAM；• 第一个在 22nm FDSOI 上应用于数字和模拟 IP 的 RHBD，用于缓解 TID 和 SEE；高密度 MRAM 的开发将重塑航天工业及其他领域的整个存储器芯片市场。