由Auvergne-Rhône-Alpes Enterprises Agency领导的区域代表团将与Tenerrdis,Cara和Axelera竞争力集群合作,将成为该地区的驱动力的公司召集在一起。这些公司受益于区域经济机构的每日支持,该机构致力于支持和促进我们美丽地区的公司。该机构的使命还旨在支持希望在Auvergne-Rhône-Alpes中成立的公司。我们的地区归功于创新的公司和初创企业,分布在整个电池价值链中。电池行业有150多家公司。
稳健性和可靠性 许多领域在经典的设计约束列表中都具有功能安全性,例如汽车领域的 ISO 26262 标准。我们的工作旨在改进对可靠性的早期评估。环境干扰引起的错误。目标是降低开发和生产成本,能够在设计的早期阶段准确评估软错误和永久错误的潜在功能影响。我们最近提出了一种跨层故障模拟方法来执行关键嵌入式系统的稳健性评估,该方法基于事务级模型 (TLM) 和寄存器传输级 (RTL) 描述中的故障注入,以在模拟时间和模拟高级故障行为的真实性之间进行权衡。该方法的另一个重要特征是考虑全局系统规范,以便区分实际的关键故障和导致对系统行为没有实际影响的故障。该方法已应用于机载案例研究。2021 年,该方法通过迭代流程得到改进,既可以全局减少故障注入持续时间,又可以随着迭代改进 TLM 模型,从而实现在 TLM 和 RTL 级别注入故障的后果之间的良好相关性。2021 年开始的另一项研究旨在更好地评估(和预测)软件工作负载对微控制器和 SoC 等复杂数字组件可靠性的影响。最终,一个目标是定义一组代表性基准,以便在实际应用程序可用之前对关键系统进行可靠性评估。第一步是开发一种基于适用于多种处理器的虚拟平台的多功能分析工具,与 QEMU 的修改版本相对应。该分析流程已应用于 RISC-V 目标和 Mibench 软件,使我们能够更好地了解软件负载对 SoC 容错的影响。我们提出的指标“似然百分比”表明,使用我们的工具进行高级评估可以非常有效地获得有关程序行为的重要信息,与从参考指令集模拟器和硬件架构获得的结果一致。我们还表明,我们的分析工具使我们能够比较多个程序的行为并表现出特定的特征。主要目标是在 SoC 设计领域传输和应用 RAMS 方法和工具。这些数据有助于理解处理器架构将如何用于每个应用程序,从而了解根据软件负载可以预期的容错级别。我们提出了三个假设,这些假设必须通过更多的程序示例、多个硬件平台的使用以及最终在粒子束下的实际测试来证实。在自动质量或安全保证水平评估领域,我们提出了第一种方法,用于自动提取片上系统内有效和故障状态机的过程。通过此方法自动提取的数据是行为建模和 FMEA(故障模式和影响分析)分析的相关输入。该方法基于一种半自动化方法,用于在单粒子翻转 (SEU) 或触发器卡住的假设下系统地提取数字设计的故障模式。此过程旨在增强人为故障分析,并在复杂设备的质量保证过程中为 RAMS(可靠性、可用性、可维护性和安全性)框架提供输入。已经在 I2C - AHB 系统上进行了实验结果,为对整个 SoC [CI3] 进行完整且更复杂的分析奠定了基础。 由于技术规模扩大和晶体管尺寸越来越小并更接近原子尺寸,上一代 CMOS 技术在各种物理参数中呈现出更多的可变性。此外,电路磨损退化会导致额外的时间变化,可能导致时序和功能故障。为了处理此类问题,一种传统方法是在设计时提供更多的安全裕度(也称为保护带)。因此,使用延迟违规监视器成为必须。放置监视器是一项关键任务,因为设计师必须仔细选择最容易老化且可能成为给定设计中潜在故障点的位置。
系统级测试和标准 IEEE 1687-2014 标准提出了嵌入式仪器的访问和使用解决方案。尽管该标准已经发布,并且工业界接受度很高,但电子设计自动化 (EDA) 仍然仅限于新功能的一小部分,而真正的新颖性并未得到考虑。在此背景下,在 Eureka 欧洲项目 HADES 的框架内,我们继续开发一种名为“SoC 测试管理器”(MAST) 的创新测试流程和环境,这是一种能够提供优于工业传统解决方案 [RI-8] 的功能和性能的软件后端。我们正在使用 MAST 作为新实验和抽象的基础,并且我们与 IEEE P1687.1 工作组进行了严格的互动,该工作组正在评估我们的提案,以将其纳入即将发布的标准中。