•A K Nayak教授|负责人,核控制和规划部(NCPW)•Anurag Kumar博士|印度电子有限公司(ECIL)董事长兼董事总经理•Shri Bhuwan Chandra Pathak |印度核电公司有限公司(NPCIL)董事长兼董事总经理•C G Karhadkar教授| Indira Gandhi原子研究中心主任(IGCAR)•D Singh博士|印度稀土有限公司(IREL)•博士
祭坛,I。Buckanan,R。Bunker,B。Calkins,R。Calkins,R。Cameron,C。Carthreat,D。G。Chang,M。Converth,J.-H。 R. Chen,N。Chott,H。Coombes,P。Cyna,St.Das,F。DeBritain,St.Dharan,M.L.Germond,M.Ghaith,St.R.Gwolwala,J. K. Harris,N。Hassan。 M. Lee,J。Leyva。 Michaud, E. Michelin, N. Mirabolfathy, M. Mirzakhani, B. Mohanty, D. Montiro, J. Nelson, H. Neog, V. Neogi, Federus, W. Peng, L. Perna, W. L. Perry, R. Podviianiuk, St. Sant Sant, A. Pradeep, M. Pyle, R. Reid, R. Reynolds, M. Rios, A. Roberts, A. Robinson,F。J. Sander,A。Sattari,B。Schmidt,R。W. Skorza,Scorza,B。Serfass,A。 街,H。Sun。Chang,M。Converth,J.-H。 R. Chen,N。Chott,H。Coombes,P。Cyna,St.Das,F。DeBritain,St.Dharan,M.L.Germond,M.Ghaith,St.R.Gwolwala,J.K. Harris,N。Hassan。 M. Lee,J。Leyva。 Michaud, E. Michelin, N. Mirabolfathy, M. Mirzakhani, B. Mohanty, D. Montiro, J. Nelson, H. Neog, V. Neogi, Federus, W. Peng, L. Perna, W. L. Perry, R. Podviianiuk, St. Sant Sant, A. Pradeep, M. Pyle, R. Reid, R. Reynolds, M. Rios, A. Roberts, A. Robinson,F。J. Sander,A。Sattari,B。Schmidt,R。W. Skorza,Scorza,B。Serfass,A。街,H。Sun。街,H。Sun。Young,T。C. Yu,B。Zatschler,S。Zatschler,A。Zaytsev,E。Zhang,L。Zheng,A。Zuniga和M. J. Zurowski
VI. 参考文献 [1] DanWang, Maofeng & Wucheng,“180nm CMOS 技术中的新型低功耗全加器单元”,DOI:10.1109/ICIEA.2009.5138242,工业电子与应用,2009 年。ICIEA 2000。第四届 IEEE 会议,2009 年 6 月。 [2] Kamlesh Kukreti、Prashant Kumar 等人,“基于多米诺逻辑技术的全加器性能分析”,DOI:10.1109/ICICT50816.2021.9358544,印度哥印拜陀,2021 年。 [3] Umapathi.N、Murali Krishna、G. Lingala Srinivas。 (2021)“对进位选择加法器独特实现的综合调查”,IEEE 和 IAS 第四届两年一度的新兴工程技术国际会议,于 1 月 15 日至 16 日在印度新孟买举行。[4] Subodh Wairya、Rajendra Kumar 等人,“用于低压 VLSI 设计的高速混合 CMOS 全加器电路性能分析”,DOI:10.1155/2012/173079,2012 年 4 月。[5] N. Umapathi、G.Lavanya (2020)。使用 Dadda 算法和优化全加器设计和实现低功耗 16X16 乘法器。国际先进科学技术杂志,29(3),918-926。[6] Pankaj Kumar、Poonam Yadav 等人,“基于 GDI 的低功耗应用全加器电路设计和分析”,国际工程研究与应用杂志,ISSN:2248-9622,第 4 卷,第 3 期(第 1 版),2014 年 3 月。[7] NM Chore 和 RNMandavgane,“低功耗高速一位全加器调查”,2010 年 1 月。[8] Gangadhar Reddy Ramireddy 和 Yashpal Singh,“亚微米技术下拟议的全加器性能分析”,国际现代科学技术趋势杂志第 03 卷,第 03 期,2017 年 3 月 ISSN:2455-3778。 [9] Chandran Venkatesan、Sulthana M.Thabsera 等人,“使用 Cadence 45nm 技术的不同技术分析 1 位全加器”,DOI:10.1109/ICACCS.2019.8728449,2019 年 3 月,印度哥印拜陀。[10] K.Dhanunjaya、Dr.MN.Giri Prasad 和 Dr.K.Padmaraju,“使用 45nm Cmos 技术的低功耗全加器单元性能分析”,国际微电子工程杂志(IJME),第 3 卷。 1,No.1,2015 年。[11] Karthik Reddy.G,“Cadence Virtuoso 平台中 1 位全加器的低功耗面积设计”,国际 VLSI 设计与通信系统杂志 (VLSICS) 第 4 卷,第 4 期,2013 年 8 月,DOI:10.5121/vlsic.2013.4406 55。[12] Kavita Khare 和 Krishna Dayal Shukla,“使用 Cadence 工具设计 1 位低功耗全加器”,引用为:AIP 会议论文集 1324,373 (2010),2010 年 12 月 3 日。[13] Murali Krishna G. Karthick、Umapathi N.(2021)“低功耗高速应用的动态比较器设计”。引自:Kumar A.、Mozar S. (eds) ICCCE 2020。电气工程讲义,第 698 卷。Springer,新加坡。[14] Murali Anumothu、BRChaitanya Raju 等人“使用基于多路复用器的 GDI 逻辑设计和分析 45nm 技术中的 1 位全加器的性能”,第 3 卷(2016),第 3 期,2016 年 3 月。[15] Partha Bhattacharyya、Bijoy Kundu 等人。al“低功耗高速混合 1 位全加器电路的性能分析”,第 23 卷,第 10 期,DOI:10.1109/TVLSI.2014.2357057,2015 年 10 月。