XiaoMi-AI文件搜索系统
World File Search SystemCMOS
CHIME：CMOS 体内微电极，用于大规模可扩展的神经元记录
哺乳动物的大脑由数千万到数千亿个神经元组成，这些神经元以毫秒级的时间尺度运行，而目前的记录技术只能捕捉到其中的一小部分。能够以高时空分辨率对神经活动进行采样的记录技术一直难以扩展。研究最深入的哺乳动物神经元网络（例如大脑皮层）呈现出分层结构，其中最佳记录技术可在大面积上进行密集采样。然而，对特定应用设计的需求以及大脑的三维结构与二维微加工技术之间的不匹配严重限制了神经生理学研究和神经假体。在这里，我们讨论了一种可扩展神经元记录的新策略，即将玻璃包覆微线束与来自高密度 CMOS 体外 MEA 系统或高速红外摄像机的大规模放大器阵列相结合。由于玻璃包覆微线中芯金属的高导电性，允许使用超薄金属芯（低至 < 1 µ m）和可忽略不计的杂散电容，因此实现了高信噪比（< 25 µ V RMS 本底噪声，SNR 高达 25）。尖端的多步电化学改性可实现超低接入阻抗和最小几何面积，这与芯直径基本无关。我们表明，可以减小微线尺寸，以几乎消除插入时对血脑屏障的损伤，并且我们证明微线阵列可以稳定地记录单个单元活动。将微线束和 CMOS 阵列相结合可以实现高度可扩展的神经元记录方法，将电神经元记录的进展与硅微加工的快速进展联系起来。系统的模块化设计允许自定义记录位置的排列。我们采用微创、高度绝缘和功能化的微线束将二维 CMOS 架构扩展到第三维，这种方法可以转化为其他 CMOS 阵列，例如电刺激设备。
与 CMOS 芯片集成的大规模并行微线阵列用于神经记录
对大脑神经活动进行多通道电记录是一种越来越有效的方法，它揭示了神经通信、计算和假肢的新方面。然而，虽然传统电子产品中平面硅基 CMOS 器件的规模迅速扩大，但神经接口器件却未能跟上步伐。在这里，我们提出了一种将硅基芯片与三维微线阵列连接起来的新策略，为快速发展的电子产品和高密度神经接口提供连接。该系统由一束微线组成，这些微线与大规模微电极阵列（如相机芯片）配对。该系统具有出色的记录性能，通过在清醒运动小鼠的孤立视网膜和运动皮层或纹状体中进行的单个单元和局部场电位记录得到了证明。模块化设计使各种类型和尺寸的微线能够与不同类型的像素阵列集成，将商业多路复用、数字化和数据采集硬件的快速发展与三维神经接口连接在一起。
纳米级 CMOS 中的模拟和混合信号电路 - 电子书
《模拟电路与信号处理》丛书，前身为《Kluwer 国际工程与计算机科学丛书》，是一套高水准的学术专业丛书，出版有关模拟集成电路和信号处理电路与系统的设计和应用的研究成果。通常每年我们会出版 5-15 本研究专著、专业书籍、手册和编辑本段，分发给世界各地的工程师、研究人员、教育工作者和图书馆。该丛书促进并加快了模拟领域新研究成果和教程观点的传播。全球范围内，该领域开展着大量令人兴奋的研究活动。研究人员正努力通过改进模拟功能来弥合传统模拟工作与超大规模集成 (VLSI) 技术的最新进展之间的差距。模拟 VLSI 已被公认为未来信息处理的主要技术。模拟工作正在显示出巨大变化的迹象，重点是结合设备/电路/技术问题的跨学科研究工作。因此，新的设计概念、策略和设计工具正在被揭示。感兴趣的主题包括：模拟接口电路和系统；数据转换器；有源 RC、开关电容和连续时间集成滤波器；混合模拟/数字 VLSI；仿真和建模、混合模式仿真；模拟非线性和计算电路和信号处理；模拟神经网络/人工智能；电流模式信号处理；计算机辅助设计 (CAD) 工具；新兴技术中的模拟设计 (可扩展 CMOS、BiCMOS、GaAs、异质结和浮栅技术等)；模拟测试设计；集成传感器和执行器；模拟设计自动化/基于知识的系统；模拟 VLSI 单元库；模拟产品开发；射频前端、无线通信和微波电路；模拟行为建模、模拟 HDL。
用于 Computercom 的紧凑型光学 TX 和 RX 宏单片集成在 45nm CMOS 中
摘要 — 随着光通信的覆盖范围不断缩小，光子学正从机架到机架数据通信链路转向需要不同架构的厘米级计算机内应用 (computercom)。集成光学微环谐振器 (MRR) 正成为满足更严格的面积和效率要求的有吸引力的选择：它们通过波分复用 (WDM) 和高带宽密度提供缩放。在本文中，我们介绍了在 45 nm CMOS 中单片集成的用于 computercom 的紧凑型电光发射 (TX) 和接收 (RX) 宏。它们与 MRR 调制器和光电探测器一起工作，并包括所有必要的电子器件和光学器件，以实现片上数据源和接收器之间的光学链路。通过感测驱动电子器件中的光学设备的偏置电流而不是使用外部工作点感测光学器件，实现了最紧凑的热稳定性实现。使用场效应晶体管作为加热元件（在单片集成平台中是可能的）可进一步减少热控制所需的面积和功率。TX 宏的工作数据速率高达 16 Gb/s，消光比 (ER) 为 5.5 dB，插入损耗 (IL) 为 2.4 dB。RX 宏在 12 Gb/s 时灵敏度为 71 µ A pp，BER ≤ 10 − 10。用宏构建的芯片内链路在 10 Gb/s 时实现 ≤ 2.35 pJ/b 的电气效率和 BER ≤ 10 − 10。两个宏都在 0.0073 mm 2 内实现，每个宏的带宽密度为 1.4 Tb/s/mm 2。
CMOS-MEMRISTOR混合动力突触的设计及其在耐噪声的尖峰神经网络
鉴于数据量的越来越多，有一个显着的研究重点是硬件，可提供低功耗的高计算性能。值得注意的是，神经形态计算，尤其是在利用基于CMO的硬件时，已经表现出了有希望的研究成果。此外，越来越强调新兴突触设备（例如非挥发性记忆（NVM）），目的是实现增强的能量和面积效率。在这种情况下，我们设计了一个硬件系统，该硬件系统采用了1T1R突触的一种新兴突触。Memristor的操作特性取决于其与晶体管的配置，特别是它是位于晶体管的源（MOS）还是排水口（MOS）。尽管其重要性，但基于Memristor的操作电压的1T1R配置的确定仍然不足以在现有研究中探索。为了实现无缝阵列的扩展，至关重要的是要确保单位单元格适当设计以从初始阶段可靠地操作。因此，对这种关系进行了详细研究，并提出了相应的设计规则。香料模型。使用此模型，确定最佳晶体管选择并随后通过仿真验证。为了证明神经形态计算的学习能力，实现了SNN推理加速器。此实现利用了一个基于在此过程中开发的验证的1T1R模型构建的1T1R数组。使用降低的MNIST数据集评估了精度。结果证明了受大脑功能启发的神经网络操作成功地在高精度而没有错误的硬件中实现。此外，在DNN研究中通常使用的传统ADC和DAC被DPI和LIF神经元取代，从而实现了更紧凑的设计。通过利用DPI电路的低通滤波器效应来进一步稳定该设计，从而有效地降低了噪声。
对Alice 3实验的110 nm技术中增益层的整体CMOS传感器的初步结果
近年来，在下一代高性能硅顶点设计中，单层活性像素传感器（MAP）已成为混合检测器的有效替代品，以及用于高能物理（HEP）实验和其他研究领域的高能物理（HEP）实验和其他研究领域（如医学成像和空间应用）的跟踪探测器。此操作是LHC运行的Alice 3实验的飞行探测器的技术之一。地图的主要特征之一是，它们可以使用商业CMOS流程进行成本效益实施，而无需昂贵的互连。在这种情况下，完全耗尽的单片活性像素传感器（FD-MAP）代表最先进的检测器技术，因为它们具有通过漂移来收取电荷的优势，从而使比像素矩阵的快速且均匀的响应能够。Arcadia项目尤其是通过创新的传感器设计开发FD-MAP，该设计利用背面偏置电压充分耗尽了传感器并提高了电荷收集效率和时机性能。最近的发展已经解决了在地图中引入增益层的可能性。借助Signal乘法，可以达到较高的信号与噪声比，从而将其转化为相对于没有增益的标准地图的较低功率消耗。这种特殊性使这些设备对空间应用非常有吸引力，而低功耗是非常需要的。将提出实验室测量，以及在PS，CERN进行的测试光束的初步结果。这项工作说明了具有额外增益层的整体CMOS传感器的第一个表征，这是基于与LFOUNDRY合作开发的标准110 nm CMOS技术，用于Arcadia Project的第三次运行。得出结论，将指出正在进行的研发的未来观点和下一步。
用于内存计算的完全 CMOS 兼容被动式 TiO2 忆阻器交叉开关
HAL 是一个多学科开放存取档案库，用于存放和传播科学研究文献，无论这些文献是否已出版。这些文献可能来自法国或国外的教学和研究机构，也可能来自公共或私人研究中心。
130nm BiCMOS带通型负群延迟恒移相微波无源集成电路设计方法
Blaise Ravelo 1，IEEE 会员，Mathieu Guerin 2，IEEE 会员，Jaroslav Frnda 3,4，IEEE 高级会员，Frank Elliot Sahoa 5，Glauco Fontgalland 6，IEEE 高级会员，Hugerles S. Silva 7,8，IEEE 会员，Samuel Ngoho 9，Fayrouz Haddad 2，IEEE 会员，以及 Wenceslas Rahajandraibe 2，IEEE 会员 1 南京信息工程大学（NUIST），电子信息工程学院，江苏南京 210044 2 艾克斯-马赛大学，CNRS，土伦大学，IM2NP UMR7334，13007 马赛，法国 3 日利纳大学交通运输与通信运营与经济学院定量方法与经济信息学系， 01026 Zilina, 斯洛伐克 4 电信系，电气工程和计算机科学学院，VSB 俄斯特拉发技术大学，70800 俄斯特拉发，捷克共和国 5 Laboratoire de Physique Nucléaire et Physique de l'Environnement (LPNPE), Université d'Antananarivo, Antananarivo 101, Madagascar 6 联邦大学Campina Grande，应用电磁和微波实验室，Campina Grande/PB，58429，巴西 7 Instituto de Telecomunicações and Departamento de Eletrónica，Telecomunicações e Informática，Universidade de Aveiro，Campus Universitário de Santiago，3810-193 Aveiro，葡萄牙 8 巴西利亚大学电气工程系(UnB)，联邦区70910-900，巴西 9 法国系统科学协会 (AFSCET)，巴黎 75013，法国
在FDSOI 28 nm和BICMOS 55 nm
摘要 - 本文的上下文是低功率应用：RF能量收集。在本文中，我们比较了用两种不同的技术实现的两个迪克森电压直流的性能：FDSOI 28 nm和BICMOS 55 nm。两种技术中二极管的I-V特性的测量表明，与BICMOS相比，FDSOI显示出较小的阈值电压和泄漏电流较小。也通过测量结果确定，用FDSOI实现的直接效力的效率优于使用BICMOS获得的直径的效率。此外，研究了后门极化（BGP）在FDSOI中的影响，并提出了新型的动态BGP。在FDSOI中实现了44％的功率转化效率（PCE），而BICMO中观察到37％的PCE。
芯片CMOS S＆H电压传感器的比较研究：SOI与散装
摘要 - 本文评估了两个芯片样品和持有（S＆H）电压传感器的性能，可用于功率完整性测量，目的是比较硅启用器（SOI）和散装CMOS技术。使用优化的参数和兼容的设备在180 nm 5 V AMS-bulk和XFAB-SOI过程中设计和模拟了两个传感器。分析的基本变量是功耗，泄漏电流，回弹率（SR）和瞬态输出电压，正在处理，电压和温度变化。与散装技术相比，SOI的功耗较低（平均为2.2兆瓦）和泄漏供应电流（在27○C时为9.5 PA），对过程变化的敏感性较高（额外的回转率最高为88％，而在80○C时为39％），对温度变化的弹性更高（在输出Voltage中的6％）和更大的占用区域（6％）和较大的占用区域。SOI传感器旨在制造并用于评估注入的连续波和瞬态干扰以及由于功率分布网络上的内部活动而引起的电压弹性。索引项 - 整合电路，电压传感器，SOI，PVT，功率完整性