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用于白蛋白和 pH 多化学传感的双峰“传感器芯片”平台
提出并实验验证了一种灵活的多模态化学传感平台新概念“传感器芯片”。该概念的灵感来自于大规模集成电路 (LSI) 的最新趋势，即通过 LSI“芯片”快速实现高功能性。作为概念验证，通过由两个具有微电极阵列 (MEA) 的平面“传感器芯片”组成的双模态装置展示了 pH 值和白蛋白传感。使用表面微加工、深反应离子刻蚀 (RIE) 和随后的化学功能化，制造、功能化、集成和测试了两个 8 ×16 mm 2 Si 芯片，其中有十三个金 (Au) 和氧化铟锡 (ITO) 微电极，最大电极尺寸为 512 × 512 µm 2。结果表明，提出的概念能够集成多种模式而不会牺牲灵敏度。 关键词
逻辑和记忆chiplets的玻璃插座器集成
摘要 - 与硅相比，与2.5D异质整合的令人信服的选择已成为令人信服的选择。它允许以低成本直接安装在顶部的嵌入式模具与传统的翻转芯片模具之间的3D堆叠配置。此外，玻璃中的互连螺距和通过玻璃（TGV）直径与硅中的对应物相当。在这项研究中，我们研究了玻璃间插座提供的3D堆叠的功率，性能，面积（PPA），信号完整性（SI）和功率完整性（PI）优势（PI）优点。我们的研究采用了chiplet/封装共同设计方法，从RISC-V chiplets的RTL描述到最终的图形数据系统（GDS）布局，利用TSMC 28NM用于chiplets和Georgia Tech的Interposer的Georgia Tech的3D玻璃包装。与硅相比，玻璃插入器的面积降低了2.6倍，电线长度降低了21倍，全芯片功耗降低了17.72％，信号完整性增加了64.7％，功率完整性提高了10倍，热量增加了35％。此外，我们通过3D硅技术提供了详细的比较分析。它不仅突出了玻璃插入器的竞争优势，而且还为每个设计的潜在局限性和优化机会提供了重要的见解。
FireLink：一种面向Chiplet 设计空间探索的评估框架
设计体系结构说明类DesignConfig（new Constellation（Nocparams（topology =（），ChannelParamgen =（），RoutingRelation =（））…）++ new Rockettile（）++ new L2Banks（）
-0.5cmATPlace2.5D：用于大规模2.5D-IC的分析热感知芯片布局框架
消费电子产品的激增催化了 2.5D 集成电路 (2.5D-IC) 的发展。随着这些系统规模扩大并集成更多芯片，芯片设计工具（尤其是自动芯片布局）的重要性日益显现。然而，之前的研究并未充分考虑芯片的独特特征，遇到了与线长质量低和可扩展性差有关的挑战。此外，2.5D-IC 中明显的高温问题尚未得到彻底解决，表明缺乏热感知设计探索。针对这一问题，本文提出了 ATPlace2.5D，一种用于大规模 2.5D-IC 的分析性热感知芯片布局框架。它可以与创新的基于物理的紧凑热模型相结合，提供平衡线长和温度的解决方案，位于最优帕累托前沿。实验结果表明，AT-Place2.5D 可在几分钟内处理超过 60 个 chiplet，在最高温度和总走线长度方面均比 TAP-2.5D 高出 5%，在热感知布局方面高出 42%，速度提升 23 倍，有望推动 2.5D-IC 的成熟和广泛应用。
chiplet精算师：定量成本模型和多芯片架构探索
尽管摩尔的定律已经统治了半导体的半导体，但人们广泛观察到它，并认识到摩尔的定律变得越来越难以维持。“分别包装的较小功能的整合”被摩尔本人[8]和半导体行业视为扩展。传统的VLSI系统是在整体模具上实现的，也称为芯片系统（SOC）。过去几十年来，工艺技术的稳定增长和死亡区域的稳定增长可以保证晶体管上的晶体管增长。然而，随着过程技术的改进减慢，芯片区域接近光刻标线的极限，晶体管生长将停滞不前[6] [9]。同时，大型芯片意味着更复杂的设计，而差的产量降低了更高的成本。将单片SOC重新分配到几个芯片中可以提高模具的整体产量，从而降低成本。除了产生改善之外，chiplet再利用是多芯片架构的另一个特征。在传统的设计流中，IP或模块重复使用被广泛使用；但是，这种方法仍然需要重复的系统验证和芯片物理设计，这很大程度上是非经常性工程（NRE）成本的很大一部分。因此，Chiplet Reuse可以节省重新验证系统的开销和重新设计芯片物理，可以节省更多的成本。随着许多关于多片的作品的出现，尤其是来自行业的产品[9] [14]，多芯片建筑的经济有效性已成为共识。但是，实际上，我们发现由于包装和模具die（D2D）接口的开销，多芯片系统的成本优势并不容易实现。与SOC相比，在VLSI系统设计的早期阶段，多芯片系统的成本更加困难。不仔细评估，采用多片
cifher：具有可重大结构的基于芯片的FHE加速器
摘要 - 同构加密（FHE）是备受关注的隐私解决方案，但是FHE的高计算开销对其实际采用构成了挑战。尽管先前的研究试图设计ASIC加速器来减轻开销，但他们的设计需要过多的芯片资源（例如，区域）来包含和处理大量操作数据。我们提出了一个基于芯片的FHE加速器Cifher，它具有可重大的结构，以通过具有成本效益的多芯片模块（MCM）设计来应对挑战。首先，我们设计了一种灵活的核心体系结构，其配置可调节以符合chiplets的全球组织和设计约束。其独特的功能是一个可组合功能单元，为数字理论变换提供了不同的计算吞吐量，这是FHE中最主要的函数。然后，我们建立了一般的数据映射方法，以最大程度地减少互连开销，当将芯片组织到MCM包装中时，由于包装约束，这将变成了重要的瓶颈。这项研究表明，由许多紧凑型芯片组成的Cifher软件包提供的性能可与最先进的单片ASIC加速器相提并论，同时大大降低了整个包装范围的功耗和制造成本。索引术语 - 同构加密，域特异性档案，chiplet
芯片设计中的人工智能
Rajesh Pendurkar 目前是 Capgemini Engineering 的工程总监，负责推动 DFT 架构以提供创新的硅片解决方案。此前，他曾在英特尔、博通和 Sun Microsystems 担任管理和工程职位。他的研究兴趣包括调试设计、内置自测试、优化算法和机器学习。他创立了 ASIC 设计和测试咨询公司 TriSquare Sense。他是加州大学圣克鲁斯分校的兼职教员。他在《IEEE 集成电路计算机辅助设计学报》等期刊和国际测试会议 (ITC) 等会议上发表了 20 多篇论文。他拥有 6 项专利，是 IEEE 1687 标准委员会工作组的成员。他在佐治亚理工学院获得电气和计算机工程博士学位，并在南加州大学马歇尔商学院获得工商管理硕士学位。
RapidChiplet：用于快速探索 Chiplet 架构设计空间的工具链
提高处理器和加速器的性能成本比以往更具挑战性，这导致摩尔定律的减速 [22]。减速的原因在于过渡到更先进的技术节点时设计和制造成本呈指数级增长 [19]，同时由于 I/O 驱动器、模拟电路以及最近的静态随机存取存储器 (SRAM) 的扩展限制，这种过渡的收益不断递减。2.5D 集成是解决这些挑战的一个有前途的解决方案，其中将多个称为小芯片的硅片集成到同一封装中。单个小芯片设计可用于多种产品，这降低了每个芯片的设计成本。此外，由于 2.5D 集成允许将采用不同技术构建的异构小芯片集成到同一封装中，因此只有能够充分利用技术扩展的组件才会采用先进且昂贵的技术节点制造。已经达到扩展极限的组件则采用成熟的低成本技术制造。由于其经济效益，2.5D 集成已应用于行业领先公司的产品中，例如 NVIDIA 的 P100 GPU [ 17 ]（仅适用于高带宽内存 (HBM)）和 AMD 的 EPYC 和 Ryzen CPU [23]。2.5D 堆叠芯片的设计空间巨大。人们可以在不同的封装选项[18、21、27、29]、芯片数量和尺寸[9]、芯片放置位置[13]、芯片到芯片 (D2D) 链路实现[7、24]和协议[1、3]、芯片间互连 (ICI) 拓扑[4、14、16、25、26]以及其他许多因素之间进行选择。此外，还有许多不同的相关指标，例如芯片的面积要求、功耗、热性能和制造成本，或 ICI 的延迟和吞吐量。
RapidChiplet：用于快速设计空间探索chiplet体系结构的工具链
提高处理器和加速器的每成本绩效比以往任何时候都变得更具挑战性，导致摩尔定律的减慢[22]。这种慢速下降的原因是过渡到更先进的技术节点[19]时的设计和制造成本，以及由于IO驱动器，模拟电路的缩放限制以及最近的静态随机访问记忆（SRAM）而导致此过渡的重新转换。针对这些挑战的有前途的解决方案是2.5D集成，其中多个称为chiplets的硅死模被整合到同一软件包中。可以将单个芯片设计重复使用以降低每芯片的设计成本的事实。此外，由于2.5D集成允许将不同技术内置的异质芯片集成到同一包装中，因此只有可以充分利用技术扩展的组件才能以高级和昂贵的技术节点制造。达到缩放限制的组件是成熟的低成本技术制造的。由于其经济利益，2.5D整合将其进入行业领先的公司的产品，例如NVIDIA的P100 GPU [17]（仅用于高频带宽度内存（HBM））和AMD的EPYC和Ryzen CPU [23]。2.5D堆叠芯片的设计空间很大。One can decide between different packaging options [ 18 , 21 , 27 , 29 ], chiplet counts and sizes [ 9 ], chiplet placements [ 13 ], die-to-die (D2D) link imple- mentations [ 7 , 24 ] and protocols [ 1 , 3 ], inter-chiplet interconnect (ICI) topologies [ 4 , 14 , 16 , 25 , 26 ], and many more factors.更重要的是，有许多感兴趣的指标，例如面积要求，功耗，热能性能以及芯片的制造成本，或ICI的潜伏期和吞吐量。
逻辑和记忆chiplets的玻璃插座器集成
一种有前途的方法来提高今天和明天的高度复杂系统的产量，就是将系统分配到“ chiplets” [1]中。将集成这些芯片以形成整体系统。取决于物理配置，存在两种类型的chiplet集成：2.5-d interposer和3D堆叠。2.5-D集成已成为一种吸引人的选择，因为它允许在具有不同技术节点（异质集成）的插入器上集成多个现成的芯片或智力属性（IPS）。在2.5-D中，芯片在插头包装的顶部并排放置，如图1（a）所示。此外，它们是通过被动间插座底物上的重新分布层（RDL）连接的，该金属层在chiplet之间提供侧向连接，并从外部源分布功率。常见的插入器包装材料是硅，有机和玻璃。