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基于干涉视觉导航 (iVisNav) 的 FPGA 框架
摘要 — 干涉视觉导航 (iVisNav) 是一种用于自主近距离操作的新型光电传感器。iVisNav 采用激光发射结构化信标，通过测量发射激光脉冲相位的变化来精确表征六个自由度相对运动速率。iVisNav 的嵌入式包必须有效处理高频动态，以实现稳健的传感和估计。本文开发了一种基于最小二乘的速率估计新嵌入式系统。由此产生的系统能够与光子学接口并在现场可编程门阵列中实现估计算法。嵌入式包被证明是一种硬件/软件协同设计，使用有限精度算法进行高速计算来处理估计程序。将有限精度 FPGA 硬件设计的精度与 MATLAB 上算法的浮点软件评估进行比较，以对其性能和与误差测量的统计一致性进行基准测试。实施结果证明了 FPGA 计算能力在使用 iVisNav 进行高速近距离导航方面的实用性。索引术语 — 干涉测量法、状态估计、最小二乘法、FPGA
现代 FPGA 架构中的故障安全逻辑设计策略
摘要 — 故障安全计算是指在发生故障时恢复到非操作安全状态的计算系统。在本文中，我们研究了电路级技术作为在现场可编程门阵列 (FPGA) 上实现故障安全计算过程的缓解策略。在使用开源工具创建的 FPGA 架构中，评估了故障效应通过 FPGA 基元（包括查找表 (LUT)、可配置逻辑块和开关盒）的传播。分析表明，与等效专用集成电路 (ASIC) 版本的故障安全电路相比，可重构架构中存在更多漏洞，因此需要更复杂的冗余电路网络和检查逻辑。提出了一种经过 ASIC 验证的故障安全监控电路版本，并将其与 FPGA 中的等效电路要求进行了比较。固定布局和布线的故障安全电路设计策略有助于减少可能的故障传播路径数量并简化故障安全故障检测电路设计。介绍并讨论了基于 FPGA 的具有报警功能的故障安全电路结构的优点和局限性，以及模拟和形式分析。
实习生或学生助理职位（男/女/其他），“采用 IHP 技术实施和评估 FPGA IC 开发流程”
作为系统架构部门容错计算研究小组的成员，您将在开源 FPGA 开发工具的帮助下，参与设计和实施 IHP 技术的 FPGA IC 的研究。您的任务将包括设置和测试 OpenFPGA 框架，以便快速制作可定制 FPGA 架构的原型。一支由 12 名科学家组成的国际团队期待着您的加入，其中包括经验丰富的高级研究人员和几名博士生。扁平层级和相互支持对我们很重要。我们认为观点的多样性是我们团队的一大优势。我们努力在团队中实现性别平衡。
FPGA实现256位密钥AES算法分字节块优化及
印度班加罗尔理工学院 M. Tech 系助理教授 2 摘要：硬件安全涉及各种操作，包括电子商务、银行、通信、卫星、图像处理等领域。密码学不过是将纯输入文本转换为密码输出或反之亦然的过程。密码学有三种形式：私钥密码学、公钥密码学和哈希函数。私钥只不过是使用类似的密钥进行加密和解密过程，而公钥只不过是使用两个不同的密钥进行加密和解密过程。由于 AES 使用类似的密钥进行加密和解密，因此这种类型的性能非常重要，易于应用，并且需要的处理能力真正较低。加密过程是保护特定信息或数据通信的唯一方法。根据密钥长度，它更有效，并且有三种密钥长度选项可用，它们是 128 位、192 位和 256 位关键长度。密钥长度越长，破解系统或入侵系统所需的时间就越长。AES 执行四种不同的功能或转换，它们如下：子字节、移位行和混合列与添加轮密钥。通过使用流水线架构和 LUT，可以实现更高的速度。所提出的架构是在优化时序的基础上形成的，这是通过使用 verilog HDL 实现的。关键词：AES（高级加密标准）、FPGA（现场可编程门阵列）、LUT（查找表）、混合（混合列）移位（移位行）、子（子字节）。
采用 Flash*Freeze 技术的耐辐射 ProASIC3 低功耗航天闪存 FPGA
特性和优点 符合 MIL-STD-883 B 类标准 封装 • 带有六西格玛铜包裹铅锡柱的陶瓷柱栅阵列 • 平面栅阵列 • 陶瓷四方扁平封装 低功耗 • 大幅降低动态和静态功耗 • 1.2 V 至 1.5 V 内核和 I/O 电压支持低功耗 • Flash*Freeze 模式下的低功耗 辐射性能 • 25 Krad 至 30 Krad，传播延迟增加 10%（TM 1019 条件 A，剂量率 5 Krad/min） • 晶圆批次特定的 TID 报告 高容量 • 600 k 至 3 M 个系统门 • 高达 504 kbits 的真双端口 SRAM • 高达 620 个用户 I/O 可重编程闪存技术 • 130 纳米、7 层金属（6 铜）、基于闪存的 CMOS • 上电实时(LAPU) 0 级支持 • 单芯片解决方案 • 断电时保留已编程的设计 高性能 • 350 MHz (1.5 V) 和 250 MHz (1.2 V) 系统性能 • 3.3 V、66 MHz、66 位 PCI (1.5 V)；66 MHz、32 位 PCI (1.2 V) 在系统编程 (ISP) 和安全性 • ISP 使用片上 128 位高级加密标准 (AES) 通过 JTAG 解密（符合 IEEE 1532 标准） • FlashLock ® 设计用于保护 FPGA 内容 高性能布线层次结构 • 分段、分层布线和时钟结构
用于量子计算系统的基于 FPGA 的可重构信道化，使用多相滤波器组
摘要。最近提出的量子系统使用频率复用量子比特技术来读取电子器件，而不是模拟电路，以提高系统的成本效益。为了恢复单个通道以供进一步处理，这些系统需要一种解复用或通道化方法，该方法可以低延迟处理高数据速率，并且使用很少的硬件资源。本文介绍了一种使用多相滤波器组 (PFB) 信号处理算法的低延迟、适应性强的基于 FPGA 的通道器。由于只需设计一个原型低通滤波器来处理所有通道，因此 PFB 可以轻松适应不同的要求，并进一步简化滤波器设计。由于每个通道都重复使用相同的滤波器，与传统的数字下变频方法相比，它们还降低了硬件资源利用率。实现的系统架构具有广泛的通用性，允许用户从不同数量的通道、采样位宽度和吞吐量规格中进行选择。对于使用 28 系数转置滤波器和 4 个输出通道的测试设置，所提出的架构可产生 12.8 Gb/s 的吞吐量和 7 个时钟周期的延迟。
为高性能太空级xilinx fpgas
Xilinx的20 nm Kintex Ultrascale™XQRKU060辐射耐耐受性现场可编程栅极阵列（FPGA）足够强大，足以启用全新的系统体系结构。XQRKU060支持机上可重编程系统的能力使卫星操作员有能力重新配置卫星的基本功能，这在当今的固定功能实现中是不可能的。除了增加新的灵活性外，XQRKU060还可以增加数据吞吐量，这有助于降低运输数据的成本。这些新架构也能够支持人工智能应用程序，使卫星能够在不正常要求基于地面的审查的情况下在本地处理图像或雷达数据，从而提高任务响应能力和实时处理。
使用RT-Proto FPGAS
1。RT Proto FPGA仅用于硬件正时验证。它们不应用于太空飞行应用。它们也不应用于需要太空飞行零件质量的应用或活动，例如空间飞行硬件的资格。2。rt-proto零件。未执行MIL-STD-883 B类测试。rt-proto零件不受温度循环，罚款和总泄漏测试，X射线检查，PIND测试，B组组测试或燃烧。3。Microchip不能保证RT Proto的寿命或可靠性。4。rt-proto fpgas提供陶瓷和塑料包装。未测试盖密封的密封性，也不能保证。密封完整性应足以在普通PCB制造和清洁过程中保护FPGA。但是，由于不能保证捕捉性，因此不应对RT-Proto设备进行热真空测试。系统级飞行模型资格应使用Flight Fightifief FPGA进行，这意味着FPGA至少筛选为MIL-STD-883级B级。5。RT-Protos的盖子具有浅凹坑，穿过顶部镀层层，但不穿透盖子的厚度。这个酒窝的目的是阻止伪造。钻井操作不会导致设备的操作特性恶化。6。7。rt-proto单元将被标记为“原始”。rtg4原型塑料FC1657和FCG1657包装中没有那么凹坑，无法降低施加凹痕过程中损坏设备的风险。rt-proto单元可以使用不具备空间飞行资格的装配过程来组装。8。rt-proto单元可能具有化妆品视觉缺陷。9。RT-Proto单元未经DLA或QML认证。10。rt-proto单元未进行辐射性能测试。11。系统生成的一致性证书将与单位发货，请注意，这不是质量保证的手工签名。将没有其他数据运输，也不会带有RT-Proto单元发货。12。Microchip通过本地现场应用工程师和一般的技术支持渠道为RT Proto提供一般技术支持，但不会为RT Proto设备提供故障分析支持。13。如果需要在Microchip工厂进行编程，则必须在订单放置时提供编程文件； Microchip无法保留库存或单位，从待收到客户编程文件的过程中。14。RT Proto单元将不可用特定的或特定于客户的测试。单批日期代码，特定日期代码，单个晶圆批，日期代码限制或特定的晶圆批次的请求将不接受。15。微芯片不能保证与RT-Proto单元相同的晶圆批次或日期代码的飞行单位可用性。
PolarFire® FPGA 和 PolarFire SoC FPGA 上电和...
注释： • 上电至功能时间基于 IO 组的 VDDI/VDDAUX 在 VDD/VDD18/VDD25 之前或之后通电的情况。IO 组启用时间从 VDD/VDD18/VDD25 的断言时间开始测量。如果 IO 组的 VDDI/VDDAUX 在 VDD/VDD18/VDD25 之后通电充足，则 IO 组启用时间从 VDDI/VDDAUX 的断言开始测量。在这种情况下，IO 操作由 BANK_#_VDDI_STATUS 的断言指示，而不是相对于 FABRIC_POR_N 否定进行测量。 • AUTOCALIB_DONE 的断言可以在 DEVICE_INIT_DONE 的断言之前或之后发生。AUTOCALIB_DONE 断言所需的时间取决于： – VDD/VDD18/VDD25 通电后 VDDI/VDDAUX 上升的时间。 – 指定用于自动校准的每个 IO 组的 VDDI 斜坡时间。 – 需要对 PCIe、SerDes 收发器和结构 LSRAM 执行多少自动初始化。 – 如果任何指定用于自动校准的 IO 组未在自动校准超时窗口内打开其 VDDI/VDDAUX，则每当 VDDI/VDDAUX 随后打开时，它都会自动校准。为了在此类 IO 组上获得准确的校准，需要启动重新校准（使用结构中的 CALIB_START）。 • 在 DEVICE_INIT_DONE 或 AUTOCALIB_DONE 断言后约 100 个系统控制器时钟周期，SUSPEND_EN 断言（如果启用了挂起模式）。 • 这两个设备系列都具有内置篡改检测功能，用于监控电压供应和标志以检测最小或最大阈值。这些标志仅在设计初始化后有效，而不是在 POR 期间有效。如果启用了系统控制器挂起模式，则必须锁存 TAMPER 标志，以便在 DEVICE_INIT_DONE 置位之后、SUSPEND_EN 置位之前，结构设计可以读取这些值。