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适用于 7 nm FinFET 工艺的可控硅整流器嵌入式二极管静电放电保护
静电放电 (ESD) 引起的损坏是集成电路的主要失效之一。在当今集成电路所采用的 7nm FinFET 工艺中，由于 FinFET 栅极氧化层的厚度减小以及高 k 电介质的可靠性较低，在静电放电 (ESD) 冲击下极其脆弱[1-3]，并且遭遇非致命的 ESD 冲击后，ESD 保护性能会逐渐下降[4,5]。一些 ESD 建模和仿真技术已被用于 FinFET 工艺，以帮助分析 ESD 冲击下的 ESD 保护特性[6-9]。ESD 保护二极管被认为是一种很有前途的 ESD 保护器件[6-8]。具有高鲁棒性的二极管串硅控整流器 (DSSCR) 也被认为是以前技术节点的 ESD 保护装置 [ 10 – 15 ]，但由于其高漏电和闩锁的较大回弹，它不再适用于 7 nm 技术。FinFET 工艺的 ESD 设计仍然是一个巨大的挑战。目前还没有一种具有足够低触发电压 (Vt) 和高故障电流 (It2) 的高鲁棒性 ESD 保护装置。在本文中，我们提出了一种基于 7 nm FinFET 工艺的新型硅控整流器嵌入式二极管 (SCR-D)。制造并分析了具有不同关键设计的这种保护的特性。
采用漏电流降低技术的低功耗 FINFET SRAM 的设计和分析
MTCMOS 电路的构造通常如图 2 所示。逻辑电路和电源线之间是高 Vth 的 PMOS 和 NMOS 晶体管。为了实现实时逻辑功能，在系统处于活动状态时激活休眠信号。在休眠模式下，具有较高 Vth 值的晶体管被关闭，以将逻辑电路与电源线分开。在待机状态下，这会将流中的泄漏降低到阈值以下。对于低功耗、高速设备，MTCMOS 可能是制造商的可行选择。在构建具有 MTCMOS 架构的电路时，确定更高阈值晶体管的尺寸是一项重要的考虑因素。在 6T FinFET SRAM 的上部和下部，放置了更高阈值的晶体管，如图 11 所示。这种更高的
根据辐射效应表征各种基于 FinFET 的 6T SRAM 单元配置
摘要：航空航天应用中使用的微电子电路在辐射极其强烈的环境中工作，极有可能发生单粒子翻转 (SEU)。静态随机存取存储器 (SRAM) 是这些电路中最容易受到影响的，因为它占据了最近的片上系统 (SoC) 的很大一部分区域，并且还经常存储重要数据。因此，保持与 SEU 相关的数据完整性已成为 SRAM 位单元设计的主要要求。与 CMOS 器件相比，在 SRAM 单元中使用 FinFET 器件可以提供更高的抗辐射能力。在这项工作中，我们使用 TCAD 模拟分析了 SEU 对三种不同的基于 FinFET 的 6T 位单元配置的影响，其中访问和下拉晶体管中的鳍片数量不同。我们分析了 90 度和 60 度角下 SEU 的影响。
四个周期垂直堆叠的SIGE/SI CHANNEN FINFET制造及其电特性
摘要：在本文中，为了解决sige通道鳍片效果晶体管（FinFET）的外延厚度极限和高界面陷阱密度，提出了四个周期的SIGE/SI CHANNEL FINFET。高晶体质量的四个周期堆叠的SIGE/SI多层外延，每个SIGE层的厚度小于10 nm的厚度在Si基板上实现，而没有任何结构缺陷影响，通过优化其外延的生长过程。同时，SIGE层的GE原子分数非常均匀，其SIGE/SI接口很清晰。然后，通过优化其偏置电压和O 2流量，可以通过HBR/O 2/He等离子体实现堆叠的SIGE/SI FIN的垂直文件。引入了四个周期垂直堆叠的SIGE/SI FIN结构后，其FinFET设备在与常规SIGE FINFET相同的制造过程中成功制造。与传统的SIGE通道芬法特（Sige Channel FinFet）相比，它可以达到更好的驱动电流I，子阈值斜率（SS）和I ON /I OFF比率电性能，其SIGE通道的鳍高度几乎等于四个周期的SIGE /SIGE /SIGE /SI频道中的SIGE总厚度。这可能归因于四个周期堆叠的SIGE/SI FIN结构具有较大的有效通道宽度（W EFF），并且在整个制造过程中可以保持质量和表面界面性能更好。此外，首先打开堆叠的SIGE/SI通道的Si通道也可能对其更好的电气性能有所贡献。这个四个周期垂直堆叠的SIGE/SI Channel FinFet设备已被证明是未来技术节点的实用候选人。
可重新配置的非均匀功率组合V波段PA，+17.9 dbm PSAT和26.5％的PAE在16 nm Finfet CMOS
摘要 - 本文介绍了双模式V波段功率放大器（PA）的设计，该功率放大器（PA）使用负载调制提高了功率退回（PBO）时的效率。PA利用可重新选择的两/四向电源组合器来实现两种离散的操作模式 - 满足功率和后退功率。Power Combiner采用了两种技术来进一步提高PBO的PA效率：1）使用具有不均匀转弯比的变压器的使用，以减少对两种模式和2模式之间的PA内核的阻抗差异的差异）使用拟议的开关方案，以消除与背部功率模式相关的泄漏电感（bpm）。两阶段PA的峰值增益为21.4 dB，分数BW（FBW）为22.6％（51-64 GHz）。在65 GHz时，PA的P SAT为 + 17.9 dBm，OP 1 dB为 + 13.5 dBm，峰值功率增加了效率（PAE），在全功率模式下为26.5％。在BPM中，测得的P SAT，OP 1 dB和峰值PAE分别为 + 13.8 dBm， + 9.6 dBm和18.4％。在4.5 dB后退时，PAE的点数增加了6％。PA能够在平均P OUT/PAE分别 + 13 dbm/13.6％的情况下扩增6 GB/S 16-QAM调制信号，EVM RMS为-20.7 dB。此PA在16 nm的FinFET中实施，占0.107 mm 2的核心面积，并在0.95-V电源下运行。
先进 CMOS 的性能和可靠性设计...
通过减小晶体管面积来增加晶体管密度，这是摩尔定律的要求。从平面 CMOS 技术到 FinFET 技术的范式转变将这种面积缩小趋势延续到 20nm 以下时代。FinFET 中晶体管静电的增强使栅极长度进一步缩小，从而缩小了接触多晶硅间距 (CPP)。同时，对面积缩小的追求也来自宽度（或鳍片间距）和高度尺寸。通过减小鳍片间距和增加鳍片高度，可以提高 FinFET 的电流密度。因此，电路设计人员可以使用更少的鳍片来满足相同的电流要求并同时节省面积，这种方案通常称为“鳍片减少”。然而，上述方法开始显示出收益递减并面临过多的制造挑战。为了进一步提高电流密度并减小面积，未来预计将使用具有高迁移率的新型通道材料（例如 SiGe）和/或具有更好静电性能的新结构（例如插入氧化物鳍式场效应晶体管 (iFinFET)、Gate-All-Around FET、Nanosheet FET）。
CNFET晶体管优化-IMEC出版物存储库
摘要 - 在本文中，我们提出了一个基于性能，稳定性，稳定性，稳定性，稳定性，稳定性之间的折叠式晶体管晶体管（CNT）效果晶体管（CNFET）基于基于5-NM技术节点的静态静态随机访问mem-Ory（SRAM）设计。除了尺寸优化外，还评估并对CNFET SRAM性能改善（包括CNT密度，CNT直径和CNFET频率）在内的物理模型参数进行了评估和优化。优化的CNFET SRAM与基于亚利桑那州立大学的最先进的FinFET SRAM细胞[ASAP 7-nm FinFET预测技术模型（PTM）]库进行了比较。我们发现，与FinFET SRAM细胞相比，所提出的CNFET SRAM细胞的读取，编写EDP和静态功率分别提高了67.6％，71.5％和43.6％，其稳定性稍好。CNT互连都被认为是组成全碳基SRAM（ACS）阵列，该阵列将在本文的第二部分中进行讨论。实现并使用具有铜互连的7 nm FinFET SRAM单元进行比较。
开发用于基于 16 nm FinFET 的 FPGA 老化测量的高精度和稳定性测试台
本文介绍了一种测试台的开发，用于测量 Xilinx 的 Zynq UltraScale + FPGA 中使用的 16nm FinFET 的老化情况。在设置中选择并实施了环形振荡器 (RO) 漂移测量方法。然而，RO 电路不仅对老化敏感，而且对温度和电压也敏感。为了减轻对温度和电压的不良敏感性，我们安装了一个调节系统来控制 FPGA 的温度和内部电压，并根据温度和电压表征 RO 频率以应用后测量补偿。我们通过使用 GPS 信号作为时间参考改进了测量电路。进行了 1000 小时测试，测试温度为 (T FPGA = 100 ◦ C) ，测试温度为 (V FPGA = V nom + 25%)，结果显示 RO 频率漂移明显低于 0.1%，测量精度为 0.9 × 10 − 4。
先进 CMOS 的性能和可靠性设计
在过去的几十年中，电子行业的中心主题是通过减小晶体管面积来增加晶体管密度，这是摩尔定律的要求。从平面 CMOS 技术到 FinFET 技术的范式转变将这种面积缩小趋势延续到了 20nm 以下时代。FinFET 中晶体管静电的增强使栅极长度和接触多晶硅间距 (CPP) 进一步缩小。同时，对面积缩小的追求也来自宽度（或鳍片间距）和高度尺寸。通过减小鳍片间距和增加鳍片高度，可以提高 FinFET 的电流密度。因此，电路设计人员可以使用更少的鳍片来满足相同的电流要求并同时节省面积，这种方案通常称为“鳍片减少”。然而，上述方法开始显示出收益递减，并面临过多的制造挑战。为了进一步提高电流密度并减小面积，未来预计将使用具有高迁移率的新型通道材料（例如 SiGe）和/或具有更好静电的新结构（例如插氧化物 FinFET (iFinFET)、Gate-All-Around FET、Nanosheet FET）。
5 纳米技术节点设计中的碳纳米管 SRAM...
摘要 — 在本文中，我们提出了一种基于碳纳米管 (CNT) 场效应晶体管 (CNFET) 的静态随机存取存储器 (SRAM) 设计，该设计在 5 纳米技术节点上基于性能、稳定性和功率效率之间的权衡进行了优化。除了尺寸优化之外，还评估和优化了包括 CNT 密度、CNT 直径和 CNFET 平带电压在内的物理模型参数，以提高 CNFET SRAM 性能。基于亚利桑那州立大学 [ASAP 7 纳米 FinFET 预测技术模型 (PTM)] 库，将优化的 CNFET SRAM 与最先进的 7 纳米 FinFET SRAM 单元进行了比较。我们发现，与 FinFET SRAM 单元相比，所提出的 CNFET SRAM 单元的读取、写入 EDP 和静态功率分别提高了 67.6%、71.5% 和 43.6%，稳定性略好。 CNFET SRAM 单元内部和之间的 CNT 互连被视为构成全碳基 SRAM (ACS) 阵列，本文第二部分将对此进行讨论。本文实施了一个具有铜互连的 7 纳米 FinFET SRAM 单元并将其用于比较。