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mbc -fet和c- ...
摩尔定律的进步以及电子技术的不断发展和蓬勃发展的发展为综合电路（IC）行业提供了巨大的动力和挑战。[1]最先进的技术已将场效应晶体管（FET）的有效尺寸降低至低于10 nm，甚至均低于5 nm。同时，抑制短通道效应（SCE）并导致州外泄漏电流的增加已成为传统平面转换器的主要技术挑战。[2]创新的设备结构已开发出解决这些问题，包括FinFET，[3,4]全方位的FET（GAAFET），[5–7]多桥通道FET（MBC-FET）和互补的FET（C-FET）。[8-10]通道的增强栅极控制能力导致SCES和电流泄漏减少。finfet已成功地应用于低于10 nm的节点，同时面临由于扩展缩小的高度宽度比的技术挑战。[11]基于GAIFET的MBC-FET结构已成为下一代Sub-5 nm节点的有前途的候选人，C-FET将成为Sub-2 NM节点的强大替代品。但是，现有的基于SI的MBC和C-FET面临着诸如非均匀纳米片几何形状和驱动式折衷的挑战。[8]整合P-和N型FET的复杂处理也使整体集成非常困难，成为单个SI底物。[9,10]
Chiplet时代电路封装技术研究专门委员会成立宗旨
随着半导体的物理尺寸达到极限，以生成性人工智能为代表的对大规模计算能力的需求正在推动芯片上晶体管元件密度的持续增加。 FinFET结构可提高元件密度，同时抑制传统平面场效应晶体管（FET）小型化所导致的漏电流，目前该结构已开始量产，未来将向GAA（Gate-All-Around）纳米片结构迈进，该结构可将电流通道的控制面从FinFET的三面增加到四面。因此，晶体管的结构变得更加复杂，导致量产时产品良率下降、成本增加。另一方面，人们担心所需计算能力的扩大将超过半导体元件密度的扩大，导致电路规模超过曝光的光罩极限。在此背景下，为了缓解成本上升的问题，一种根据架构将半导体芯片物理地划分为芯片小体（chiplet）的方法已经投入量产。此外，未来还将考虑采用安装技术对适合光罩极限的芯片进行封装和扩大的方法。此外，Chiplet超越了单片芯片的简单划分，可以把不同代半导体芯片或已有芯片组合起来，有望缩短开发周期，改变供应链，有望成为未来半导体产业的一大趋势。
5G 和未来电信技术的高频 VLSI 设计的进步
关键词：5G 网络、VLSI 设计、高频操作、电信技术、毫米波、太赫兹频谱、数据传输、节能处理、半导体材料、硅锗 (SiGe)、氮化镓 (GaN)、磷化铟 (InP)、器件架构、FinFET、纳米级晶体管、速度增强、效率提高、功耗、热管理、信号完整性、先进冷却技术、低功耗设计方法、纠错算法、人工智能 (AI)、机器学习 (ML)、优化、自适应性能、连接性、数据处理能力、下一代网络、尖端方法、技术挑战、设计解决方案、新颖的设备实施、未来电信进步。
EdgeCortix-Sakura-I-数据表-2023 年 8 月-ENG-A4-v2-Web
EdgeCortix SAKURA-I 是台积电 (TSMC) 的 12nm FinFET 协处理器（加速器），为边缘人工智能 (AI) 推理提供一流的计算效率和延迟。它由每秒 40 万亿次操作 (TOPS) 的单核动态神经加速器® (DNA) 知识产权 (IP) 提供支持，这是 EdgeCortix 的专有神经处理引擎，具有内置运行时可重构数据路径，将所有计算引擎连接在一起。DNA 使新的 SAKURA-I AI 协处理器能够以超低延迟同时运行多个深度神经网络模型，同时保持出色的 TOPS 利用率。这一独特属性是提高片上系统的处理速度、能源效率和寿命的关键，可提供卓越的总体拥有成本优势。DNA IP 专门针对流式传输和高分辨率数据推理进行了优化。
MoS2堆叠纳米片场效应晶体管的模拟
根据2021年国际器件与系统路线图（IRDS），环栅晶体管（GAA）将从3nm技术节点开始取代FinFET，并应用于1nm技术节点。下一步，尺寸缩小的目标不仅是降低漏电，更重要的是降低功率，而包括三维异质集成在内的三维垂直架构将成为降低功耗的主流技术。要延续摩尔定律，不仅需要通过器件尺寸缩小来提高电路集成度，还需要降低功率和提高开关速度。堆叠式NSFET具有更好的静电完整性、短沟道免疫力，因此具有更好的功率缩放性能，是未来亚3nm技术节点的有希望的候选者[1−3]。
使用机器学习的硅和基于SIGE的量子设备的跨体系结构
基于SI和SIGE的设备对量子电路缩放的潜力受到设备可变性的污染。每个设备都需要调整为操作条件，并且每个设备实现都需要一个不同的调整协议。我们证明，可以从使用相同算法的划痕中自动调整4门Si Finfet，5门GESI纳米线和7门GE/SIGE异质结构双量子点设备的调整。我们分别达到30、10和92分钟的调整时间。该算法还提供了这些设备中每个设备的参数空间景观的洞察力，从而可以对发现双重量子点状态的区域进行表征。这些结果表明，通过机器学习启用了用于调整量子设备的总体解决方案。
p型门的低温传输特性 -
摘要：基于主流的块状结局效果晶体管（Finfet）技术，制造了16 nm-L G P型栅极栅极硅纳米线（Si NW）金属氧化物半氧化物晶体管效应晶体管（MOSFET）。已系统地研究了正常MOSFET的电气特性以及低温时的量子运输的温度依赖性。我们证明了GAA SI NW MOSFET的低温栅极控制能力和身体效应的免疫力，并观察纳米线（110）通道方向子频段结构的两倍退化孔子带的运输。此外，在GAA SI NW MOSFET中证明了明显的弹道传输特性。由于存在典型MOSFET的间隔物，因此在较低的偏差下也成功实现了量子干扰。
c ⃝ 2020 IEEE。这是作者的版本。它发布在这里供个人使用。不得再分发。记录的最终版本是
摘要 — 旁道攻击使绕过电路中的加密组件成为可能。电源旁道 (PSC) 攻击因其非侵入性和经过验证的有效性而受到特别关注。除了专注于传统技术的现有技术之外，这是首次在 PSC 攻击背景下研究新兴的负电容晶体管 (NCFET) 技术的工作。我们在设计时实施了用于 PSC 评估的 CAD 流程。它利用行业标准设计工具，同时还采用广为接受的相关功率分析 (CPA) 攻击。使用基于 NCFET 的 7nm FinFET 技术的标准单元库及其对应的 CMOS 设置，我们的评估表明，由于负电容对开关功率有相当大的影响，基于 NCFET 的电路对经典 CPA 攻击更具弹性。我们还证明，铁电层越厚，基于 NCFET 的电路的弹性越高，这为优化和权衡打开了新的大门。
有关物理设计自动化进步的特刊
物理设计自动化一直是高质量和成本效益的集成电路设计的关键促进技术。集成电路制造过程和应用的最新进展为物理设计带来了许多新的挑战。摩尔定律继续将过程光刻的限制推向深纳米制度，以提高领域，性能和力量。此外，超过现实的技术添加了各种设备，并采用异质集成以实现更好的系统级功率绩效成本折衷和更高的设计功能。因此，工具需要处理各种新兴过程技术的复杂设计限制和目标，例如高级光刻，2.5D/3D异质集成，FinFET/多门设备，光子设备，超导电路电路和量子电路。物理设计也是满足功率，时机，可靠性和硬件安全性越来越严格的要求的关键设计阶段。