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基于高速SOC应用的测量方法的FCBGA包装的电特性表征
高速计算机和无线通信系统的抽象在电子市场中变得越来越流行，这些面向通信的产品需要高包装密度，时钟速率和更高的GB/s开关速度。在这项工作中表征了用于以1 GB/s运行的应用程序的多层翻转球网阵列（FCBGA）软件包。包装的电特性超出了1 GHz的必要性。在本文中，我们介绍了使用时域反射测量法（TDR）方法互连FCBGA软件包的测量和仿真结果。模拟和测量结果，以建立适当的FCBGA互连电路模型。电力网络的寄生虫可以通过TDR，矢量网络分析仪（VNA）和阻抗分析仪（IA）来测量。这项工作中生成的完整模型针对的是在商业电子应用中具有广泛用途的高速系统片（SOC）设备。关键字翻转芯片球网格阵列（FCBGA），电特性，时域反射仪（TDR），矢量网络分析仪（VNA），片上系统（SOC）1。简介半导体的国际技术路线图（ITRS）驱动程序章节介绍了未来半导体行业发展的总体SOC环境[1]。它处理大型功能块，例如RF，CPU，硬件元素（数字和模拟/混合信号块），软件元素，胶水逻辑，功能特定内核，通信接口和软件堆栈，作为可重复使用的和预验证的组件。这些组件可以插入许多不同的SOC中，这是减少必须完成新产品必须完成的低级设计工作量的一种方法[2] [3]。虽然预计通信市场将保持显着的频率线索，但高速序列方案的渗透到微处理器，ASIC和SOC市场的形式
DF-SSmVEP：采用双倍典型相关分析的双频聚合稳态运动视觉诱发电位设计
摘要：脑电图 (EEG) 传感器技术和信号处理算法的最新进展为脑机接口 (BCI) 在从康复系统到智能消费技术等多种实际应用中的进一步发展铺平了道路。当谈到 BCI 的信号处理 (SP) 时，人们对稳态运动视觉诱发电位 (SSmVEP) 的兴趣激增，其中运动刺激用于解决与传统光闪烁/闪烁相关的关键问题。然而，这些好处是以准确性较低和信息传输速率 (ITR) 较低的代价为代价的。在这方面，本文重点介绍一种新型 SSmVEP 范式的设计，而不使用试验时间、阶段和/或目标数量等资源来增强 ITR。所提出的设计基于直观的想法，即同时在单个 SSmVEP 目标刺激中集成多个运动。为了引出 SSmVEP，我们设计了一种新颖的双频聚合调制范式，称为双频聚合稳态运动视觉诱发电位 (DF-SSmVEP)，通过在单个目标中同时整合“径向缩放”和“旋转”运动而不增加试验长度。与传统的 SSmVEP 相比，所提出的 DF-SSmVEP 框架由两种运动模式组成，这两种运动模式同时集成并显示，每种模式都由特定的目标频率调制。本文还开发了一种特定的无监督分类模型，称为双折典型相关分析 (BCCA)，该模型基于每个目标的两个运动频率。相应的协方差系数被用作额外特征来提高分类准确性。基于真实 EEG 数据集对所提出的 DF-SSmVEP 进行了评估，结果证实了其优越性。所提出的 DF-SSmVEP 表现优于其他同类方法，平均 ITR 为 30.7 ± 1.97，平均准确度为 92.5 ± 2.04，而径向缩放和旋转的平均 ITR 分别为 18.35 ± 1 和 20.52 ± 2.5，平均准确度分别为 68.12 ± 3.5 和 77.5 ± 3.5。