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World File Search SystemLVDS
SpaceWire 和 LVDS - ESCIES
深入了解客户需求和敏捷性。Cobham 提供一系列创新技术和服务，解决商业、国防和安全市场从深空到海洋深处的恶劣环境中的挑战性问题，专门满足对数据、连接和带宽日益增长的需求。
LVDS、电源和交叉绑带方面
LVDS 的问题：驱动器有一个电气连接的对等设备，但没有电源。（http://www.national.com/an/AN/AN-1194.pdf）技巧是冷备用功能：备用设备必须为系统提供高输入阻抗，而无需耗电。
V104 10 位 LVDS 视频接收器 - 瑞萨电子
超过下列额定值的应力可能会对 V104 造成永久性损坏。这些额定值是 ICS 商业额定部件的标准值，仅为应力额定值。在这些或任何其他高于规格操作部分所示条件的条件下，设备的功能操作并不隐含。长时间暴露在绝对最大额定条件下会影响产品可靠性。电气参数仅在建议的工作温度范围内得到保证。
DOC207139 - 混合 TCXO 高可靠性标准，LVDS 输出
4.1.6 可追溯性和同质性。除选项 D 外，所有设计谱系均有同质且可追溯至制造商单个晶圆的有源器件批次。扫描石英晶体可追溯至石英棒和高压釜批次的加工细节；但是，多个批次的未镀层晶体、底座和盖子可以组合成单个密封晶体制造批次。仅对于设计谱系 E 和 R，无源元件、晶体和材料可追溯至其制造批次。制造批次和日期代码信息应通过 TCXO 序列号记录每个组件和制造这些 TCXO 所用的所有材料。Microchip 定义的生产批次是所有已组装和制造为单个组的振荡器。具有单个批次日期代码的最大可交付数量为 100 个单位。超过 100 个单位的订单数量将以多个批次日期代码交付，交付间隔为 4 周。如果适用，每个生产批次将配备同质材料，然后将其分配到多个批次日期代码构建中以满足可交付订单数量。订购时，除非采购订单另有说明，否则将在生产批次中的第一个构建批次上执行 C 组检查、批次资格和/或 DPA。
SN65LVDT14-EP、SN65LVDT41-EP 数据表
• 通用非对称双向 • 集成 110 Ω 标称接收器线路通信终端电阻 • 采用 3.3 V 单个电源供电 • 数据速率大于 125 Mbps SN65LVDT14 将一个 LVDS 线路驱动器 • 流通引脚分布与四个端接 LVDS 线路接收器组合在一个 • LVTTL 兼容逻辑 I/O 封装中。它设计用于基于 LVDS 的记忆棒的记忆棒™ 端 • 总线引脚上的 ESD 保护超过 12 kV 接口扩展。• 达到或超过 ANSI/TIA/EIA-644A LVDS 标准的要求 SN65LVDT41 将四个 LVDS 线路驱动器与一个端接 LVDS 线路接收器组合在一个 • 20 引脚薄型小外形封装中。它设计用于封装 (PW) 的主机端，具有 26 Mil 端子间距，基于 LVDS 的记忆棒接口扩展。(1) 符合 JEDEC 和
SN65LVDT14-EP、SN65LVDT41-EP 数据表
• 通用非对称双向 • 集成 110 Ω 标称接收器线路通信终端电阻 • 采用 3.3 V 单个电源供电 • 数据速率大于 125 Mbps SN65LVDT14 将一个 LVDS 线路驱动器 • 流通引脚分布与四个端接 LVDS 线路接收器组合在一个 • LVTTL 兼容逻辑 I/O 封装中。它设计用于基于 LVDS 的记忆棒的记忆棒™ 端 • 总线引脚上的 ESD 保护超过 12 kV 接口扩展。• 达到或超过 ANSI/TIA/EIA-644A LVDS 标准的要求 SN65LVDT41 将四个 LVDS 线路驱动器与一个端接 LVDS 线路接收器组合在一个 • 20 引脚薄型小外形封装中。它设计用于封装 (PW) 的主机端，具有 26 Mil 端子间距，基于 LVDS 的记忆棒接口扩展。(1) 符合 JEDEC 和
数字电流传感器 HLSR-PW 系列 I - LEM
输出模式 P2 P3 P4 P5 P6 0 双极 0 CMOS Clk Out 0 YES 0 2.97 0 2W CMOS Clk Out GND 或 NC NC NC CLK DOUT 1 单极 1 RS422 Manchester 1 NO 1 3.23 1 2W RS422 Manchester GND 或 NC NC NC /DOUT DOUT 2 3.59 2 4W LVDS 时钟输出 GND 或 NC CLK /CLK /DOUT DOUT 3 1.05 3 2W LVDS Manchester GND 或 NC NC NC /DOUT DOUT 4 1.46 4 4W RS422 时钟输出 GND 或 NC CLK /CLK /DOUT DOUT 5 1.83 8 2W CMOS 时钟输入 Uc NC NC CLK DOUT 6 2.24 A 4W LVDS 时钟输入 Uc CLK /CLK /DOUT DOUT 7 2.48 C 4W RS422 时钟输入 Uc CLK /CLK /DOUT DOUT A 0.42 D 4W RS422 “带电容”时钟输入 Uc CLK /CLK /DOUT DOUT B 0.58 C 0.73 D 0.90 E 0.99 F 1.19 G 1.29 H 1.43
AD9484 | 8 位、500 MSPS、1.8 V 模数转换器
SNR = 47 dBFS，f IN 高达 250 MHz，500 MSPS ENOB 为 7.5 位，f IN 高达 250 MHz，500 MSPS（−1.0 dBFS） SFDR = 79 dBc，f IN 高达 250 MHz，500 MSPS（−1.0 dBFS） 集成输入缓冲器 出色的线性度 DNL = ±0.1 LSB 典型值 INL = ±0.1 LSB 典型值 LVDS，500 MSPS（ANSI-644 级别） 1 GHz 全功率模拟带宽 片上基准电压源，无需外部去耦 低功耗 670 mW，500 MSPS—LVDS SDR 输出 可编程（标称值）输入电压范围 1.18 V p-p 至 1.6 V p-p，1.5 V p-p 标称值 1.8 V 模拟和数字电源操作 可选输出数据格式（偏移二进制、二进制补码、格雷码） 时钟占空比稳定器 集成数据采集时钟
M170EG02-V3.pdf - Beyondinfinite.com 提供的 LCD 数据表
[特点] 1) 高开口率、高亮度和低功耗。 2) 图像鲜艳且对比度高。 3) 体积小、外形纤薄。 4) SXGA 分辨率（1024 垂直 x 1280 水平像素阵列）。 5) LVDS 接口。 6) PSWG 类型。
AURIX 培训高速串行链路
› 两个 AURIX™ 设备之间的高速通信速度高达 320 MBaud › 一些衍生产品上有两个 HSSL 实例（例如并行通信、双倍带宽）FPGA 支持的协议 › 低引脚数（2 x 2 LVDS、1 x 时钟） › 从远程触发中断