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利用对称布尔函数格实现异或/同或门的方法
目前 CMOS 的行业标准 XOR 和 XNOR 门分别由 12 个和 10 个晶体管组成。由于 XOR/XNOR 在许多功能模块中被广泛使用，因此可以降低晶体管数量以产生低功耗电路。作为一种解决方案，提出了一种利用对称布尔函数的特殊性质实现低晶体管数量 XOR/XNOR 门的方法。此特性表明，使用特殊的晶格结构电路可以用更少的晶体管实现此类功能的电路。对原始晶格结构进行了修改，以符合当前 CMOS 技术要求。最终电路需要八个晶体管用于 XOR/XNOR，并在上推和下拉网络中混合使用 NMOS 和 PMOS。模拟表明，XOR/XNOR 的预期逻辑功能已实现。然而，实际电压摆幅的读数表明，当 NMOS 和 PMOS 分别作为下拉或上推网络时，输出要么高于地 0.3 V，要么低于 VDD。如果只有 NMOS 处于上推状态或只有 PMOS 处于下拉状态，则可观察到 0.4 V 的更大电压损失。作为一项初步工作，功能逻辑级别的实现保证了未来开展更多工作以改善输出电压摆幅的损失。
验证适合太空应用的高分辨率 ADC
所有 NMOS 晶体管均为封闭式布局类型 (ELT)，这极大地改善了由于 TID 效应（由于边缘形成的寄生通道处出现严重漏电流而导致的过度消耗）造成的模拟性能下降
微电子电路第 8 版 - 牛津学习链接
********问题：P10_22 **************** ****** 主电路从这里开始************** IBIAS VG23 0 DC 100uAdc RSIG VSIG VG1 20k TC=0,0 VS VSIG 0 AC 10m +SIN 0.58 2m 1k 0 0 0 V1 VDD 0 1.8Vdc M1 VO VG1 0 0 NMOS0P18 + L=0.4u + W=5u + M=1 M2 VO VG23 VDD VDD PMOS0P18 + L=0.4u + W=5u + M=1 M3 VG23 VG23 VDD VDD PMOS0P18 + L=0.4u + W=5u + M=1 CGS 0 VG1 17.5f CGD VO VG1 3.2f ******* 主电路从这里结束*************** ***************** PMOS 模型从这里开始 ******************************* .model PMOS0P18 PMOS(Level=1 VTO=-0.4 GAMMA=0.3 PHI=0.8 + LD=0 WD=0 UO=118 LAMBDA=0.2 TOX=4.08E-9 PB=0.9 CJ=1E-3 + CJSW=2.04E-10 MJ=0.45 MJSW=0.29 CGDO=3.43E-10 JS=4.0E-7 CGBO=3.5E-10 + CGSO=3.43E-10) ***************** PMOS 模型从这里结束 ***************************************** ***************** NMOS 模型从这里开始 ****************************** .model NMOS0P18 NMOS(Level=1 VTO=0.4 GAMMA=0.3 PHI=0.84 + LD=0 WD=0 UO=473 LAMBDA=0.2 TOX=4.08E-9 PB=0.9 CJ=1.6E-3 + CJSW=2.04E-10 MJ=0.5 MJSW=0.11 CGDO=3.67E-10 JS=8.38E-6 CGBO=3.8E-10 + CGSO=3.67E-10) ***************** NMOS 模型到此结束 *****************************************
零偏置功率检测器的设计对5G设备中的功耗优化
本文介绍了基于MOSFET晶体管的零偏置功率探测器的设计和表征，该晶体管从ST-Microelectronics中集成了SIGE 55 nm BICMOS技术。电路的工作频带位于（38-55）GHz范围内，致力于优化5G设备中的功耗。使用该技术中可用的三个NMO类别（GP，LP，HPA），目的是根据不同的NMOS类别设计多个检测器，以比较其性能。此外，设计了基于6 LP晶体管的堆栈的检测器，以增加动态范围。与最近的工作相比，HPA检测器的性能非常好，噪声等效功率值（NEP）3.8 PW/√和67 dB的大动态范围。这些检测器的提取的电压灵敏度值在（850-1400）v/w之间显示了与仿真结果的良好协议。
CMOS 数字逻辑电路简介
图 14.1 (a) NMOS 和 (b) PMOS 晶体管作为开/关开关的操作。栅极电压控制晶体管开关的操作，电压 V DD 表示逻辑 1，0 V 表示逻辑 0。请注意，漏极和源极端子的连接未显示。
一种新型低功耗改进型 PPN SRAM 单元设计...
一种基于低功耗改进型 PPN SRAM 单元的存储器阵列的新型设计及其对高速缓存存储器的分析评论 Gavaskar K、Surendar N、Thrisali S、Vishal M 电子与通信工程系 Kongu 工程学院 Perundurai，Erode – 638060，泰米尔纳德邦，印度。邮件 ID：gavas.20@gmail.com 摘要 – 高速缓存存储器是存储重复数据和执行操作的指令所必需的存储空间。现代处理器的速度已经显著提高，但存储器增强主要集中于在更小的空间中存储更多数据并减少延迟的能力。本文提出的基于 PNN 反相器的 10 T SRAM 单元电路由 2 个交叉耦合的 PNN 反相器（1 个 PMOS 和 2 个 NMOS 晶体管）、单端独立读取电路（2 个 NMOS 晶体管）和 2 个存取晶体管（2 个 NMOS）组成。将不同的漏电流控制技术（如 LECTOR 和 KLECTOR）应用于 10T PPN 和 10T PNN SRAM 单元以提高其保持性能，并比较其结果。8X8 存储器阵列由存储器单元、行和列解码器、预充电电路、感测放大器和写入驱动器电路组成。测量了读取、写入和保持操作的各种参数（如延迟、动态功率、功率延迟积、漏功率和静态噪声裕度），并与其他 SRAM 单元进行了比较。CADENCE Virtuoso Tool 用于设计 90 nm 技术中的各种电路。模拟结果表明，与其他单元相比，所提出的 SRAM 单元具有更好的性能，因此它可用于创建阵列结构。与其他阵列结构相比，基于 8X8 10T PNN SRAM 单元的阵列具有更低的功率和更少的延迟。
一个新颖的常数GM轨道轨道轨输入阶段用于操作...
摘要在本文中介绍了CMOS操作放大器的新型常数G轨道轨道输入阶段。输入阶段主要由PMOS晶体管差异和nmos晶体管差为差异对，并平行地放置为轨道到轨道差异输入阶段，并且两个差异对的尾电流分别由PMOS和NMOS普通型Voltimode Voltigage Voltecor控制。操作放大器的输入阶段的G M可以是输入共同模式电压内的恒定值。模拟结果表明，当电源电压分别为1.8 V和3.3 V时，整个输入范围（0〜1.8 V或0〜3.3 V）的G M变化在±1之内。38％和±3。38％。功率耗散为36.9 µW，51.74 µ W. SMIC 55 nm CMOS工艺和Cadence Specter Simulator用于布局和模拟这项工作。关键字：轨道轨道，常数G M，操作放大器，共同模式范围，低压分类：集成电路（内存，逻辑，模拟，RF，传感器）
SSP61C系列低功耗电压检测器
应用电路 微机复位电路 通常需要复位电路来保护微机系统免受电源线中断导致的故障。以下示例显示了不同输出配置如何在各种系统中执行复位功能。 NMOS 开漏输出应用，用于独立电源
设计800 MHz电压控制的振荡器
g Mn的频率p ds g ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds ds the频率p dc p dc p dc p dc p dc p dc p d f o ff os频率的频率的变化∆ f o ff设置频率