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硅光子学
执行摘要 最新技术摘要 在过去 20 年中，硅光子学已成为光子集成电路 (PIC) 的一项极具吸引力的技术，因为它直接建立在硅纳米电子领域的极度成熟基础之上。因此，它开辟了一条通往非常先进的 PIC 的道路，具有非常高的产量和低成本。更准确地说，今天，硅光子 PIC 正在 200 毫米和 300 毫米 CMOS 代工厂中以纳米级精度和可重复性进行商业化生产，这从光子学的角度来看是前所未有的。基本技术利用绝缘体上硅 (SOI) 晶圆，其中埋氧层顶部的硅层充当连接芯片上器件的波导的核心。由于硅是导光材料，氧化硅是包层，该技术可以解决波长范围约为 1 至 4 m 的应用，从而包括以 1300nm、1550nm 和 1550(+)nm（分别为 O、C 和 L 波段）为中心的非常重要的光纤光谱带。硅光子学已经成为十多家公司（其中大部分是无晶圆厂公司）用于数据中心和电信网络中高数据速率收发器产品的首选技术。总的来说，他们向市场部署了估计数百万个硅光子收发器。大约有 20 个硅光子制造平台（部分为工业平台，部分为支持原型设计和小批量制造的研究机构平台）已经建立，这些平台基于现有基础设施和源自硅电子行业的专有技术（见附录 A1）。典型平台允许集成高速调制器和高速 Ge 探测器，符号率范围为 50 至 100 Gbaud，以及用于光束组合/分裂、波长选择功能、偏振选择功能和片外耦合的高级无源功能。一些平台允许其他功能，例如与高级电子设备的集成（单片或混合）、光源的集成（异构或混合）以及面向传感的功能（例如微流体）。大多数平台的运作方式类似于代工厂：任何最终用户都可以访问它们，无论是全掩模版/全晶圆批次 (FRFL) 模式还是成本分摊多项目晶圆 (MPW) 模式，其中最终用户可以提交部分掩模版的设计，并将收到几十个处理过的芯片而不是完整的晶圆。 FRFL 模式成本高昂（数十万欧元/美元），但每芯片成本较低（每芯片约 10 欧元/美元），而 MPW 模式每设计成本更实惠（数十万欧元/美元），但每芯片成本约 1000 欧元/美元。当扩展到更高产量（例如 1000 片晶圆）时，芯片成本可降至每芯片 1 欧元/美元以下，因为固定掩模和间接成本在整个批次中摊销。当代工厂基础设施的投资已经折旧或与其他用户共享时，较低的单芯片成本也会受益。芯片代工厂向其客户提供工艺设计套件 (PDK)。这些 PDK 详细说明了给定平台的设计规则，并包含基本组件和电路库。硅光子学 PDK 的成熟度尚未达到 CMOS IC 代工厂的水平。今天，硅光子学 PDK 仅包含非常基本的构建模块库，特别是对于 MPW 操作模式。未来的硅光子学 PDK 必须包含组件和电路的紧凑模型，其参数基于经过验证的测量数据，并考虑到晶圆之间和晶圆之间的工艺变化。
，Khalid，A，A，Imran，M和Abdusalomov，A（2024）保护IoT生态系统：ASIC基于ASIC的硬件轻量级密码。国际
摘要物联网（IoT）节点由收集环境数据的传感器组成，然后使用周围的节点和网关进行数据交换。网络安全攻击对任何物联网网络中正在传输的数据安全构成威胁。加密原始图被广泛采用以应对这些威胁；但是，实质性的计算要求限制了它们在物联网生态系统中的适用性。此外，每个物联网节点都随区域和吞吐量（TP）要求而变化，因此要求实现加密/解密过程。为了解决这些问题，这项工作通过采用环路折叠，循环独立且完全展开的体系结构来实现NIST轻巧的加密标准Ascon，Ascon，Ascon。完全展开的体系结构可以达到最高的TP，但以更高的面积利用为代价。通过较低的因素展开会导致较低的区域实施，从而探索了设计空间，以应对设计区域和TP性能之间的权衡。实施结果表明，对于环路折叠的结构，Ascon-128和Ascon-128a需要36.7k µm 2和38.5k µm 2芯片面积，而其全持续不经气的实施则需要277.1k µm 2和306.6k µm 2。拟议的实施策略可以调整回合的数量，以适应物联网生态系统的各种要求。还进行了具有开源45 nm PDK库的实现，以增强结果的概括和可重复性。
《芯片法案》中的试点线路
– FDSOI 轨道 à 10nm – 研究 PDK 投射逻辑节点 2nm（2024 年）到 7Å 节点（~2030 年）：实现现有 IP 前瞻性基准测试 / 了解未来变化（如 Forksheets、背面电源分布、CFET 和 2D 材料通道）对产品路线图的影响 – 3D 异构集成 Chiplet 实现 – 加速早期试验线量子、神经形态探索、模拟和混合信号 / 电源 / 硅光子学 – 安全芯片 – 可持续性
使用开源工具进行模拟集成电路设计
过去几年，随着 SkyWater Foundries SKY130 工艺设计套件 (PDK) [1] 的发布，开源芯片设计社区经历了快速发展。Google 赞助了 OpenMPW 计划，该计划允许业余爱好者和研究人员提交定制集成电路 (IC) 设计，并免费制造。在这些举措之前，大多数 IC 设计工具和知识仅限于愿意承担设计自己芯片成本的大公司。到目前为止，开源社区在数字 IC 设计方面取得了巨大进步，OpenROAD [2] 和 Tiny Tapeout [3] 等项目使芯片设计变得比以往任何时候都更容易。
基于微谐振器的高性能逻辑门分析
摘要 — 微谐振器调制器通常用作硅光子学平台计算系统中的电光 (EO) 逻辑门。在本文中，我们提供了一个紧凑的分析模型来描述线性级联微谐振器调制器阵列的开关特性。通过商业软件上的模拟验证了该分析模型。研究了不同调制条件下微谐振器的开关特性。此外，还讨论了微谐振器调制器串联的计算模块，其中微谐振器的模型由 AIM 光子学工艺设计套件 (PDK) 提供。分析了导致逻辑输出恶化的因素，并提出了提高逻辑输出精度的方法，并用 8 个微谐振器调制器进行了演示。
设备和模块开发博士或博士后职位（男/女/其他）
• 借助工艺模拟和测试结构的生产，开发 IHP BiCMOS 技术的设备和功能模块 - 进一步开发基于结隔离的 IHP 独特的抗辐射设备，例如 RF-LDMOS - 硬件安全领域概念的技术实现，例如防止光侧信道攻击 • 开发和优化设备和模块制造的工艺流程 • 设计简单的评估电路，最好使用开源工具，例如 klayout • 控制和监控设备和模块特性 • 通过集成到工艺设计套件 (PDK) 中，支持将开发的设备转移到工业和学术应用中 • 准备技术文档和展示研究成果 • 参与研究项目的收购和执行
通用 Cryo-CMOS 器件建模和 EDA
摘要 —本文概述了通用低温 CMOS 数据库的建立，其中 MOSFET 的关键电气参数和传输特性被量化为器件尺寸、温度/频率响应的函数。同时，进行了全面的器件统计研究，以评估低温下变化和失配效应的影响。此外，通过将 Cryo-CMOS 紧凑模型整合到工艺设计套件 (PDK) 中，设计了低温 4 Kb SRAM、5 位闪存 ADC 和 8 位电流控制 DAC，并在 EDA 兼容平台上轻松研究和优化它们的性能，从而为大规模低温 IC 设计奠定了坚实的基础。索引术语 —低温器件物理、温度相关紧凑模型、蒙特卡罗模拟、工艺设计套件、低温电路设计。
第 14 章 建模与仿真
目前使用 M&S 工具进行的分析通常可分为单一物理（电、光、热、机械、化学）和单一领域（芯片、封装或电路板/系统），并研究一些设计点。未来将需要多物理/规模能力、设计协作（芯片-封装-电路板/系统）和系统感知分析。建模和仿真工具的结果也需要支持工艺和装配设计套件（PDK 和 ADK）的开发。例如，其他物理的影响以粗略的方式假设（例如，封装热机械应力通常假设恒定的温度曲线，而实际上，芯片电热行为和热点是瞬态的；并且通常，芯片电热行为忽略了复杂的电路板行为及其约束）。对于集成异构系统，这种假设将变得无效。
集成电路的开源设计
摘要 本文介绍了使用 SKY130 开源 PDK 设计自时钟 12 位非二进制全差分 SAR-ADC。整个混合信号电路设计和布局均采用免费开源软件创建。ADC 在 1.8V 电源下达到高达 1.44MS/s 的采样率，同时在 0.175mm 2 的小面积上消耗 703 μW 的功率。可配置抽取滤波器可以在使用 256 的过采样因子时将 ADC 分辨率提高到 16 位。使用 448aF 华夫饼电容器的 9 位温度计编码和 3 位二进制编码 DAC 矩阵导致每个输入的总电容为 1.83pF。使用 SKY130 高密度标准单元的形式来实现可配置的模拟功能，允许使用硬件描述语言对模拟电路进行参数化，并在有意数字化的工作流程中强化宏。
STARRY NITE 多项目晶圆计划申请...
根据与诺斯罗普·格鲁曼公司的协议，合作者将有一段预定的时间（“设计期”），使用诺斯罗普·格鲁曼公司提供的模型和 PDK 进行设计。设计期结束后，合作者需要在规定的截止日期前向代工厂提交设计，以便将其设计纳入工厂运行。合作者还需要提交其设计和文档，以便在 STARRY NITE IP 存储库中存档。一旦掩模完成流片，诺斯罗普·格鲁曼公司将使用该掩模制造晶圆。请注意，诺斯罗普·格鲁曼公司不会对电路进行直流或射频测试；整个工厂流程中都会测量掩模上的过程控制监视器 (PCM) 结构。b. 合作者同意公布设计提交和掩模流片时间表。c. 请注意，美国政府对哪些设计将投入生产拥有最终决定权