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LPDDR5：深入探究系统内协议验证
• 协议是 LPDDR 内存总线上用于内存控制器与 DRAM 通信的命令之间的时序 • tRRD 定义 ACT 到 ACT 的最小时间 • tRCD 是 ACT 到 Read 之间的最短时间 • tRAS 定义 ACT 和 PreCharge 之间的最短时间（此参数还有一个 MAX） • tRC 是 ACT 到 ACT 同一 Bank 之间的最短时间 • tRP 定义 PreCharge 到 ACT 同一 Bank
M15T2G16128A（2R）.pdf
读取并写入DDR3（L）SDRAM的操作是爆裂的，从选定的位置开始，并在编程序列中继续以八个或“切碎的”四个或“切碎”四个爆发。操作从Active命令的注册开始，然后是读取或写入命令。地址位注册了与活动命令的重合一致的一致，以选择要激活的银行和行（BA0-BA2选择银行； A0-A13选择该行；有关特定要求，请参阅“ DDR3（L）SDRAM地址”。使用读取或写入命令注册的地址位用于选择突发操作的启动列位置，确定是否要发出自动precharge命令（通过A10），然后选择“ fly on Fly”（通过A12）（通过A12）（如果在模式寄存器上启用）。
赛车电池管理系统（BMS）
我的主要责任是设计预学示例和相应的PCB。此任务需要对布局设计中的电路和精度有深入的了解，以确保我们的系统能够有效，安全地运行。此外，我还积极参与了BMS奴隶的设计和审查。该项目的这一方面特别具有挑战性，需要对细节的细致关注以及对电池管理原则的透彻理解。除了硬件设计之外，我还承担了为微控制器编写嵌入式C代码的重要任务。这不仅需要编程技能，而且还需要对软件如何与之互动并控制硬件组件的敏锐理解。我的角色对于整合项目的各个部分至关重要，我为实现目标所做的贡献感到自豪。
使用电阻RAM使用单一感官操作实现三元重量
摘要 - 实施具有新兴记忆（例如电阻随机访问记忆（RRAM））的系统设计的系统是减少人工智能能源消耗的重要铅。为了在此类系统中实现最大的能量效率，应尽可能紧密地集成逻辑和内存。在这项工作中，我们关注三元神经网络的情况，其中突触权重假设三元值。我们提出了一种使用预感的两种晶体管/两抗记忆体系结构，其中可以在单个感觉操作中提取重量值。基于对具有这种感觉放大器的杂交130 nm CMOS/RRAM芯片的实验测量，我们表明该技术在低供应电压下特别适合，并且对于处理，电压和温度变化具有弹性。我们表征了方案中的位错误率。我们基于CIFAR-10图像识别任务的神经网络模拟显示，三元神经网络的使用显着提高了神经网络的性能，而对于二进制二进制，这通常是推理硬件而言是优先的。我们最终证明了神经网络对我们方案中观察到的位误差的类型免疫，因此可以在没有误差校正的情况下使用。
一种具有输入阻抗增强和抑制偏移诱导电荷转移的斩波神经前端
摘要 — 现代神经调节系统通常提供大量的记录和刺激通道，这降低了每个通道的可用功率和面积预算。为了在面积限制越来越严格的情况下保持必要的输入参考噪声性能，斩波神经前端通常是首选方式，因为斩波稳定可以同时改善（1/f）噪声和面积消耗。现有技术中，通过基于输入电压缓冲器的阻抗增强器解决了输入阻抗大幅降低的问题。这些缓冲器对大型输入电容器进行预充电，减少从电极吸取的电荷并有效提高输入阻抗。这些缓冲器上的偏移直接转化为电荷转移到电极，这会加速电极老化。为了解决这个问题，提出了一种具有超低时间平均偏移的电压缓冲器，它通过定期重新配置来消除偏移，从而最大限度地减少意外的电荷转移。本文详细介绍了背景和电路设计，并介绍了在 180 nm HV CMOS 工艺中实现的原型的测量结果。测量结果证实，发生了与信号无关的缓冲器偏移引起的电荷转移，并且可以通过所提出的缓冲器重新配置来缓解这种电荷转移，而不会对输入阻抗增强器的操作产生不利影响。所提出的神经记录器前端实现了最先进的性能，面积消耗为 0.036 mm2，输入参考噪声为 1.32 µV rms（1 Hz 至 200 Hz）和 3.36 µV rms（0.2 kHz 至 10 kHz），功耗为 13.7 µW（1.8 V 电源），以及 50 Hz 时的 CMRR 和 PSRR ≥ 83 dB。