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案例 M.9716 - AMS/OSRAM 法规 (EC) 编号 139 ...
(4) 2019 年 11 月 7 日，AMS 全资子公司 ams Offer GmbH 公开要约收购欧司朗全部股份（“交易”）。初始要约期于 2019 年 12 月 5 日到期。要约需满足 [超过 50]% 的最低接受门槛和惯例成交条件，包括合并控制审批。该接受门槛在 2019 年 12 月 5 日之前达到，此后 AMS 将要约延长了额外的接受期，该接受期于 2019 年 12 月 24 日结束。4 交易完成后，AMS 将持有欧司朗 [超过 50%] 的投票权和唯一控制权。相反，交易后，欧司朗的任何其他股东或股东批准的董事会成员（不同于 AMS）均不拥有与欧司朗战略商业行为或业务政策至关重要的决定有关的任何直接或间接否决权。
使用SRAM- ...
摘要 - 该论文引入了针对资源约束物联网（IoT）环境量身定制的轻巧，有效的键合功能，利用了Parabola Chaotic Map的混乱属性。通过将混沌系统的固有不可预测性与简化的加密设计相结合，提出的哈希功能可确保可靠的安全性和低计算开销。通过基于SRAM初始值将其与物理不封次函数（PUF）集成来进一步增强该函数，该功能可作为设备特异性键的安全且耐篡改的来源。对ESP32微控制器的实验验证证明了该函数对输入变化，特殊统计随机性以及对加密攻击的抗性的高度敏感性，包括碰撞和差分分析。在不同条件下，在关键产生中，平均比重变化的概率接近理想的50％和100％的可靠性，该系统解决了关键的物联网安全挑战，例如克隆，重播攻击和篡改。这项工作贡献了一种新颖的解决方案，该解决方案结合了混乱理论和基于硬件的安全性，以推动物联网应用程序的安全，高效和可扩展的身份验证机制。
基于 COTS 28 纳米 SRAM 的 FPGA 在热中子和不同入射角下的 SEE 灵敏度
本文对不同入射角下 28 纳米块状商用现货 (COTS) Xilinx Artix-7 FPGA 的单粒子翻转 (SEU) 抗热中子辐射敏感性进行了实验研究。实验结果表明，配置 RAM (CRAM) 单元、触发器 (FF) 和块 RAM (BRAM) 上存在 SEU。还分析了多重事件 (范围从 2 位到 12 位) 的形状，以及它们对粒子束对设备表面的入射角的依赖性。还研究了 128 位和 384 位多重事件的可能形状，揭示了遵循字线的趋势。将前入射角的结果与 14.2 MeV 中子进行比较，表明该装置对两种辐照源的灵敏度存在相当大的差异。最后，使用名为 MUSCA-SEP3 的建模工具来预测该装置在相同环境条件下的灵敏度。获得的实验结果将以非常准确的方式与预测结果显示出良好的一致性。
第三代航天级串行双 QSPI P-SRAM™ ...
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航天级并行持久性 SRAM 存储器
非易失性 − √ √ √ 写入性能 √ − − √ 读取性能 √ − − √ 耐久性 √ − − √ 功率 − − − √ MRAM 是一种真正的随机存取存储器；允许在内存中随机进行读取和写入。MRAM 非常适合必须存储和检索数据而不会产生较大延迟的应用程序。它提供低延迟、低功耗、高耐久性、高性能和可扩展的内存技术。AS3xxx332 采用小尺寸（15mm x 17mm）142 球 BGA 封装。在 1、2、4Gb 密度下，该设备使用一个芯片选择 E#。在此配置中，形成一个 1、2、4Gb 的连续地址空间。在 8Gb 配置中，该封装有两个 4 个芯片组，每个芯片组可单独选择，但不能同时选择。每个芯片组可使用 E1# 和 E2# 选择。在 8Gb 配置中，不得同时选择 E1# 和 E2#，因为两个组共享相同的 I/O 引脚。AS3xxx332 提供工业扩展（-40°C 至 125°C）工作温度范围：这是以结温测量的。
编程雪崩空间级双 QSPI P-SRAM ...
如下面的窗口 1 所示。单击“Programmer”按钮。 2. 从下拉菜单中，选择“Avalanche Technology”作为制造商 3. 选择设备容量：1Gb/2Gb/4Gb 4. 选中“Program”框和“Verify”框 5. 选择 30MHz 的“Clock Rate” 6. 选择“3.3V”电压 7. 单击“Browse”按钮 8. 选择“All File (*)” 9. 选择要编程到 Dual QSPI P-SRAM 的 BIN 文件 10. 单击“Run”进行编程和验证 11. 编程测试和验证测试应报告“PASS”
适用于航空航天和军事应用的软错误恢复 SRAM 单元
摘要 — 太空辐射粒子会导致电路故障。它对内存敏感的存储设备尤其敏感。当它影响存储在内存电路中的数据时，会造成中断。标准 6T SRAM 无法缓解这种中断。因此，许多作者提出了各种恢复策略。然而，存储单元效率和软错误概率之间存在权衡。本文介绍了一种极性设计软错误翻转恢复 SRAM 存储单元 (SUR-16T)，它可以有效地恢复由于高能粒子撞击而丢失的数据。与上述存储单元相比，SUR-16T 具有出色的写入稳定性、更低的保持功耗和更短的 PVT 变化写入访问时间。此外，在 0.8V 电压下，SUR-16T 的临界电荷比 SEA-14T/ RHBD-13T/ RHMC-12T/ QCCS-12T/ NRHC-14T/ HRRT-13T 高 0.96 倍/ 1.15 倍/ 1.10 倍/ 1.18 倍/ 1.02 倍/ 1.64 倍。此外，所提出的存储单元比现有存储单元具有更高的相对性能系数。
采用漏电流降低技术的低功耗 FINFET SRAM 的设计和分析
MTCMOS 电路的构造通常如图 2 所示。逻辑电路和电源线之间是高 Vth 的 PMOS 和 NMOS 晶体管。为了实现实时逻辑功能，在系统处于活动状态时激活休眠信号。在休眠模式下，具有较高 Vth 值的晶体管被关闭，以将逻辑电路与电源线分开。在待机状态下，这会将流中的泄漏降低到阈值以下。对于低功耗、高速设备，MTCMOS 可能是制造商的可行选择。在构建具有 MTCMOS 架构的电路时，确定更高阈值晶体管的尺寸是一项重要的考虑因素。在 6T FinFET SRAM 的上部和下部，放置了更高阈值的晶体管，如图 11 所示。这种更高的
从宏到微体系结构：基于SRAM的计算机电路的评论和趋势
摘要CMOS逻辑电路的快速增长超过了内存访问的进步，导致了重要的“记忆墙”瓶颈，尤其是在人工智能应用程序中。为了应对这一挑战，计算中的计算（CIM）已成为提高计算系统的性能，领域效率和能量效率的有前途的方法。通过使记忆单元执行并行计算，CIM可以改善数据重复使用并最大程度地减少存储器和过程之间的数据移动。这项研究对基于SRAM的CIM宏的各个领域及其相关的计算范式进行了全面综述。此外，它还对最近的SRAM-CIM宏进行了一项调查，并侧重于关键挑战和涉及的设计交易。此外，这项研究确定了SRAM-CIM宏观设计的潜在未来趋势，包括混合计算，精度增强和操作员重新配置。这些趋势旨在解决计算准确性，能源效率和对SRAM-CIM框架内不同运营商的支持之间的贸易。在微结构级别上，提出了两种可能的交易解决方案：chiplet集成和稀疏性优化。最后，提出了研究观点，以供未来发展。
第三代航天级串行双 QSPI P-SRAM™ ...
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