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使用FinFET和CMOS逻辑的双端口8T SRAM单元格
摘要 - 具有超低泄漏和出色稳定性的静态随机记忆细胞是当代智能设备中设备上层的记忆的主要选择。本文介绍了一个新型的8T SRAM细胞，其泄漏降低并证明是稳定性的。所提出的SRAM单元使用堆叠效果来减少泄漏和传输门作为访问晶体管以增强稳定性。已经根据功耗和静态噪声边缘（RSNM，HSNM和WSNM）分析了所提出的具有堆叠晶体管的拟议的8T SRAM细胞的性能。在22 nm技术节点时，发现基于FIN-FET的8T细胞的功耗为572 PW，与基于CMOS的8T细胞相比，该因子几乎降低了一个因子。此外，对于基于FinFET的新型8T SRAM细胞在22 nm技术节点的情况下，发现功耗被发现减少了一倍。𝟓×𝟏𝟎𝟏𝟎𝟐𝟐𝟐。WSNM，HSNM和RSNM的8T SRAM细胞在0.9 V电压电压下观察到具有FinFET逻辑的8T SRAM细胞的240 mV，370 mV和120 mV。与常规的6T填充细胞相比，所提出的细胞显示了20％，5.11％和7％的WSNM，HSNM和RSNM，这是分数的。还分析了SNM的灵敏度，并报告了温度变化的敏感性。此外，获得的结果证实了所提出的SRAM细胞的鲁棒性，与近期作品相比。
根据辐射效应表征各种基于 FinFET 的 6T SRAM 单元配置
摘要：航空航天应用中使用的微电子电路在辐射极其强烈的环境中工作，极有可能发生单粒子翻转 (SEU)。静态随机存取存储器 (SRAM) 是这些电路中最容易受到影响的，因为它占据了最近的片上系统 (SoC) 的很大一部分区域，并且还经常存储重要数据。因此，保持与 SEU 相关的数据完整性已成为 SRAM 位单元设计的主要要求。与 CMOS 器件相比，在 SRAM 单元中使用 FinFET 器件可以提供更高的抗辐射能力。在这项工作中，我们使用 TCAD 模拟分析了 SEU 对三种不同的基于 FinFET 的 6T 位单元配置的影响，其中访问和下拉晶体管中的鳍片数量不同。我们分析了 90 度和 60 度角下 SEU 的影响。
经 Charles F. Saffle 批准 微电路，存储器，数字，CMOS，2M X 32 位 (64Mb)，抗辐射，SRAM，多芯片模块
1/ 超过绝对最大额定值的应力可能会对器件造成永久性损坏。在最大水平下长时间运行可能会降低性能并影响可靠性。2/ 所有电压均以 V SS 为参考。3/ 最大施加电压不得超过 4.4 V。4/ 如果 SRAM 断电，则必须在“断电时间”内保持电源关闭状态，然后才能重新打开。5/ 此处指定的辐射特性和测试限值基于 16Mb 单芯片 SRAM 测试结果 (5962-08202/08203)。有关这些 RHA 参数和测试结果的详细信息，请联系器件制造商。6/ 基于 CREME96 结果预测的性能，该结果适用于太阳活动极小期无耀斑条件下的地球同步轨道，位于 100mil 铝屏蔽后面，使用从实际测试数据得出的威布尔参数（参见 4.4.4.4）。供应商可提供威布尔参数，用于计算其他轨道/环境（如 Adams 90% 最坏情况）的翻转率，并使用不同的翻转率计算程序（如 Space Radiation 5.0）。7/ 保证但未针对 1MeV 当量中子进行测试。
基于 SRAM 的 FPGA 中的布线延迟建模
FPGA 设计的一个关键方面是其布线架构，它包括用于互连器件逻辑块的资源。在早期的 FPGA [1] 中，互连主要由跨越一个逻辑块长度或宽度的短线段组成。可以通过可编程布线开关将两个或多个短线段连接在一起来形成较长的线段。虽然这种方法可以很好地利用线段，因为没有可能浪费在短连接上的长线段，但要求长连接通过多个串联开关会严重影响速度性能。这是因为基于 SRAM 的 FPGA 通常使用传输晶体管来实现布线开关，而这种开关具有很大的串联电阻和寄生电容。为了解决这些问题，最近提出了一种用于互连的布线开关，用于将两个或多个短线段连接在一起的布线开关。
欧司朗 DULUX EL 经济型
附加信息：灯具符合以下标准 - 符合 IEC 60968 的安全要求 - 符合 IEC 60969 的性能要求 - 符合 IEC 61000-3-2 和 60555-2 : 1987 的电磁兼容性 - 符合 IEC 61547 的抗扰度要求 - 符合 CISPR 15 的无线电干扰抑制