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逻辑平台上氧化物半导体增益单元存储器的设计指南
摘要 — 我们为氧化物半导体 (OS) 晶体管提供自上而下和自下而上的设计指南，这些晶体管针对逻辑平台上的增益单元存储器进行了优化。利用高密度、高带宽的片上增益单元存储器，通过最大限度地减少对片外动态随机存取存储器 (DRAM) 的访问，深度神经网络 (DNN) 加速器的执行时间可缩短 51-66%。为了平衡保留时间和存储器带宽（自上而下），选择原子层沉积 (ALD) 氧化铟锡 (ITO) 晶体管（自下而上）。经实验优化的器件表现出低关态电流（V GS = -0.5 V 时为 2 × 10 -18 A/µ m）、良好的导通电流（电源 < 2 V 时为 26.8 µ A/µ m）、低亚阈值摆幅 (SS)（70 mV/dec）和良好的迁移率（27 cm 2 V -1 s -1）。利用优化后的器件，在28nm节点、V DD = 0.9 V条件下模拟了一个64行（WL）×256列（BL）的增益单元存储器宏。模拟结果表明，混合OS-Si增益单元存储器实现了0.98倍频率和3倍静态随机存取存储器（SRAM）密度，而OS-OS增益单元存储器预计以N层3-D堆叠在0.5倍频率和N乘以1.15倍SRAM密度下工作。
ATmega328P - 微芯科技
Atmel ® ATmega328P 具有以下功能：32K 字节系统内可编程闪存（具有读写功能）、1K 字节 EEPROM、2K 字节 SRAM、23 条通用 I/O 线、32 个通用工作寄存器、三个灵活的定时器/计数器（具有比较模式）、内部和外部中断、串行可编程 USART、面向字节的 2 线串行接口、SPI 串行端口、6 通道 10 位 ADC（TQFP 和 QFN/MLF 封装中有 8 个通道）、带内部振荡器的可编程看门狗定时器以及五种软件可选的省电模式。空闲模式会停止 CPU，同时允许 SRAM、定时器/计数器、USART、2 线串行接口、SPI 端口和中断系统继续运行。断电模式会保存寄存器内容但冻结振荡器，禁用所有其他芯片功能，直到下一次中断或硬件复位。在省电模式下，异步定时器继续运行，允许用户在器件其余部分休眠时维持定时器基准。ADC 降噪模式会停止 CPU 和除异步定时器和 ADC 之外的所有 I/O 模块，以最大限度地减少 ADC 转换期间的开关噪声。在待机模式下，晶体/谐振器振荡器在器件其余部分休眠时运行。这可以实现非常快速的启动和低功耗。
ATmega328P - Microchip Technology
Atmel ® ATmega328P 提供以下功能：32K 字节系统内可编程闪存（具有读写功能）、1K 字节 EEPROM、2K 字节 SRAM、23 条通用 I/O 线、32 个通用工作寄存器、三个带比较模式的灵活定时器/计数器、内部和外部中断、串行可编程 USART、面向字节的双线串行接口、SPI 串行端口、6 通道 10 位 ADC（TQFP 和 QFN/MLF 封装中有 8 个通道）、带内部振荡器的可编程看门狗定时器以及五种可通过软件选择的省电模式。空闲模式会停止 CPU，同时允许 SRAM、定时器/计数器、USART、双线串行接口、SPI 端口和中断系统继续运行。断电模式会保存寄存器内容但冻结振荡器，禁用所有其他芯片功能，直到下一次中断或硬件复位。在省电模式下，异步定时器继续运行，允许用户在设备其余部分处于休眠状态时维持定时器基准。ADC 降噪模式会停止 CPU 和除异步定时器和 ADC 之外的所有 I/O 模块，以最大限度地减少 ADC 转换期间的开关噪声。在待机模式下，晶体/谐振器振荡器正在运行，而设备其余部分处于休眠状态。这允许非常快速的启动和低功耗。
高性能数据处理器p a y l o a d
• Based on XPP III Array Processor from PactXPP Technologies providing 40 Giga operations per second (End-of-Life) • 4 Mbyte on-chip SRAM • 5Gbit of on-board SDRAM • Streak observations algorithms to detect space debris: • - HPDP outperforms Desktop PC by factor 12 • Moon Asteroid Strike + Vessel Detection - Performance of the implementation exceeds the required 1kfps•着陆器单元和流浪者的自动导航-RGB到灰度，过滤和转角检测4 ms•4 ms•4 x 1.1 GBIT/S流媒体端口与HSSL兼容
22FDX 低温建模
• GF_test 芯片：提交日期 11 月 21 日；芯片于 4 月 22 日收到：各种设计 • Michigan：提交日期 7 月 22 日；芯片于 11 月 22 日收到：10 GHz PLL、VCO、4 x 1GSPS ADC、SRAM • 低温离子阱控制器：提交日期 2023 年 1 月，收到日期 2023 年 5 月：16 通道离子阱控制芯片； • Si 光子驱动器/接收器；用于异常检测的 cryoAI 超快 NN；SQUIDDAC：SLUG_biasing；各种电平移位器测试结构 • Glebe：（与 Microsoft 合作）10 GSPS ADC（12 月 23 日） • Sunrock：32 通道 SNSPD（）读数，带有 ~ps 时间标记（12 月 23 日）
eNDED-MIKROCONTROLLER在der Praxis中
多项微控制器体系结构概念概念概念说明多项架构 - 均匀 /异质性多核心体系结构，具有共享内存和 /或非共享存储器软件方面，可用于多层处理核心核心接口和内存： （1级内存），全局/共享SRAM（级别2内存），snoop逻辑（高速缓存连贯） - 命令吞吐量（MIPS）的要求 - 核心同步 - coprifiseor功能 - 新的核心总线系统（New Core Bus Systems（CrossBar） - 信号量信号器 - 存储器控制 - 访问控制（Access Protection） - 多重点中断处理 - 元素启动和初始化：启动过程，主和辅助CPU插头接口的设置
HS Jatana，科学/工程“SG”组长 – 设计与流程......
他在 BITS Pilani 获得了工程学学士学位（荣誉学位），并曾在 CMC Delhi 担任软件工程师，负责铁路计算机化项目，后来加入 SCL 的 CMOS 部门。他曾在美国加利福尼亚州的罗克韦尔半导体公司工作，参与 R65 系列设备的设计。他曾在 CMOS 的不同领域工作过，在 CMOS 设计、设备测试/特性描述、ATE 上的测试程序开发、硅调试以及几个技术节点的工艺集成/移植方面拥有丰富的经验；从 5µm 到亚微米节点。他还在 AMS Austria 工作了十个月，负责在其代工厂移植 SCL 的 CMOS 工艺。目前，作为 SCL/ISRO 的集团负责人，他管理着四个关键部门：VLSI 设计、工艺开发、光电设备和 MEMS 设计。他在各种 ASIC 和产品的设计方面发挥了重要作用，例如电表芯片、单片电话、12 位 ADC、14 位 DAC、CMOS 成像传感器 CIS、信号处理器、SRAM、LVR、LDO、RAdHARD 设备等。他感兴趣的领域是低功耗 CMOS 设计、DSM 体制下的模拟设计、DSM 时代的工艺增强/优化。他发起了许多新的工艺开发模块，例如 HV、SOI、BiCMOS、带背面减薄的 CCD 工艺技术、用于光子学的 Si 上的 III-V 材料等以及用于相机应用的 APS、超低功耗电路（偏置为几 nA）、轨到轨 OTA、RHDB SRAM 等。
S32K1XX 数据表 | NXP 半导体
• 安全性和保密性 – 加密服务引擎 (CSEc) 实现了 SHE（安全硬件扩展）功能规范中所述的一套全面的加密功能。注意：CSEc（安全）或 EEPROM 写入/擦除将在 HSRUN 模式（112 MHz）下触发错误标志，因为此用例不允许同时执行。设备需要切换到 RUN 模式（80 MHz）才能执行 CSEc（安全）或 EEPROM 写入/擦除。 – 128 位唯一标识 (ID) 号 – 闪存和 SRAM 存储器上的纠错码 (ECC) – 系统内存保护单元（系统 MPU） – 循环冗余校验 (CRC) 模块 – 内部看门狗 (WDOG) – 外部看门狗监视器 (EWM) 模块
技术计划：2024 年 10 月 28 日
在本次会议中，我们将探讨 VLSI 设计和单元优化的前沿技术。在第一篇论文中，作者讨论了一种合成面积最优多行标准单元的最佳方法，集成了晶体管折叠、行分区和晶体管布局。第二篇论文介绍了 ATPlace2.5D，这是一种用于大规模 2.5D-IC 的分析热感知芯片布局框架。它平衡了线长和温度。在第三篇论文中，作者介绍了 3D SRAM 阵列的新方法：字线和位线折叠。这些设计显著减少了占用空间，提高了速度和能效。最后，第四篇论文提出了 MAXCell，这是一种使用任意时间 MaxSAT 的 PPA 导向标准单元布局优化框架，超越了线长优化研究。
通用 Cryo-CMOS 器件建模和 EDA
摘要 —本文概述了通用低温 CMOS 数据库的建立，其中 MOSFET 的关键电气参数和传输特性被量化为器件尺寸、温度/频率响应的函数。同时，进行了全面的器件统计研究，以评估低温下变化和失配效应的影响。此外，通过将 Cryo-CMOS 紧凑模型整合到工艺设计套件 (PDK) 中，设计了低温 4 Kb SRAM、5 位闪存 ADC 和 8 位电流控制 DAC，并在 EDA 兼容平台上轻松研究和优化它们的性能，从而为大规模低温 IC 设计奠定了坚实的基础。索引术语 —低温器件物理、温度相关紧凑模型、蒙特卡罗模拟、工艺设计套件、低温电路设计。