- 仅由Serdes限制的车道速率(例如RTG4上的3.125 Gbps) - 对于整个温度和电压范围(即) 快速和慢速弯道) - 使用EDAC和SET过滤器 - 不需要特定的放置或定时限制。 - 即使超过80%的FPGA利用率RTG4上的3.125 Gbps) - 对于整个温度和电压范围(即快速和慢速弯道) - 使用EDAC和SET过滤器 - 不需要特定的放置或定时限制。- 即使超过80%的FPGA利用率
待压缩的图像首先存储在外部 DDR 内存中,然后使用 DMA 引擎从内存中读取并提供给 CCSDS 核心。同时,压缩数据被存储回外部内存中,稍后使用 SpW 或 SpFi VC0 (RMAP) 读取。