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基于纠错码的片上网络缓冲区保护优化
集成电路制造的最新技术需要一种通信架构，例如片上网络 (NoC)。NoC 缓冲器易受多单元翻转 (MCU) 的影响。此外，随着技术的缩小，MCU 的概率也会增加。因此，在 NoC 缓冲器中应用纠错码 (ECC) 可能成为解决可靠性问题的一种方法，尽管这会增加设计成本并需要具有更高存储容量的缓冲器。这项工作评估了两种 NoC 缓冲器数据排列模型，这些模型受三种类型的 ECC 保护，可保护存储信息，并与其他解决方案相比减少面积使用和功耗。我们通过将模型应用于三种类型的 ECC 并测量缓冲区面积、功率开销和错误覆盖率来评估容错 NoC 缓冲区方案的性能。实验结果表明，使用优化模型可保持 MCU 的可靠性，同时分别减少约 25% 和 30% 的面积消耗和功耗。
基于 ReRAM 的非易失性和抗辐射锁存器设计
摘要：在航空航天环境中，芯片的高可靠性和低功耗至关重要。为了大幅降低功耗，芯片的锁存器需要进入掉电操作。在此操作中，采用非易失性（NV）锁存器可以保留电路状态。此外，在航空航天环境中，锁存器可能会被辐射粒子击中，在最坏的情况下会导致严重的软错误。本文提出了一种基于电阻式随机存取存储器（ReRAM）的NV锁存器，用于NV和鲁棒应用。所提出的NV锁存器具有低开销的抗辐射能力，并且可以在掉电操作后恢复值。仿真结果表明，所提出的NV锁存器可以完全提供针对单粒子翻转（SEU）的抗辐射能力，并可以在掉电操作后恢复值。与其他类似解决方案相比，所提出的NV锁存器可以将存储单元中的晶体管数量平均减少50％。
关键应用中使用的修改产品代码的新解码技术
由于对电磁辐射的敏感性增加，存储设备的缩小增加了系统故障的概率。关键存储系统采用容错技术（如纠错码 (ECC)）来缓解这些故障。这项工作探索了采用线积码 (LPC)（一种类似产品的 ECC）的纠错技术和算法。我们建议使用单纠错算法 (AlgSE) 和双纠错算法 (AlgDE) 来解码 LPC 码字。这两种算法都探索了 LPC 特性以获得更高的解码效率。AlgSE 是使用与校正启发式相关的迭代技术实现的，而 AlgDE 是一种创新的提议，它允许通过推断错误来提高校正效果。AlgDE 与 AlgSE 一起使用时可以显著提高 LPC 解码器的效率。在详尽的测试中，它可以纠正最多三个位翻转的 100% 的情况，以及分别 98% 和 92% 的四次和五次翻转的情况。此外，我们还提出了纠错潜力与实施纠错算法的成本之间的权衡。
将形式化验证应用于基于 FPGA 的航空航天应用的早期评估：方法和经验
摘要 — 基于 SRAM 的现场可编程门阵列 (FP-GA) 已在航空航天应用中使用了十多年。遗憾的是，这些设备的一个显著缺点是它们对辐射效应的敏感性，这会导致存储器元件中的位翻转和半导体中的电离诱发故障，通常称为单粒子翻转 (SEU)。对基于 SRAM FPGA 的安全关键应用进行早期可靠性分析将使设计人员能够开发出符合设计要求（例如 DO-254 标准）的更可靠、更强大的设计。我们提出了一种基于概率模型检查的方法来分析此类设计的可靠性和可执行性，以指导设计决策。概率模型检查是一种众所周知的形式验证技术，其主要优点是分析详尽，从而可以对时间逻辑查询给出数值精确的答案，这与离散事件模拟形成鲜明对比。在所提出的方法中，从系统的高级描述开始，从提取的控制数据流图 (CDFG) 构建马尔可夫 (奖励) 模型。然后使用 PRISM 模型检查器工具自动验证各种可靠性和可执行性相关属性。
负偏置温度不稳定性对缩放逻辑电路中单粒子瞬变的影响
此外，当在这些先进节点中考虑单粒子瞬变 (SET) 时，对软错误的敏感性会变得更加糟糕。此类 SET 可能是由高能粒子（如宇宙中子）撞击半导体器件敏感区域引起的，这会影响电路性能。16,17 例如，当粒子撞击硅衬底时，它们会产生二次电子-空穴对，这些电子-空穴对可被周围的 pn 结收集，从而影响器件行为。18,19 发射的阿尔法粒子主要是由于芯片封装中的铀和钍杂质的放射性衰变。当阿尔法粒子穿过半导体器件时，电子会沿着阿尔法粒子的轨迹从晶格位置脱落。20,21 临界电荷是翻转逻辑所需的最小电荷。除了单粒子放电 (SET) 之外，撞击还可能导致单粒子翻转 (SEU)，这两者都会妨碍电路的正常运行，并导致软错误。22-25 质子的直接电离可能会导致临界电荷 (Q crit) 较低的器件发生 SEU。26
![arXiv:1801.04886v3 [cs.DC] 2019 年 10 月 8 日](/simg/g:\will\search\icon\source\a\a08ab38a3c8b934efe31347a95ba5369f4795978.webp)
arXiv:1801.04886v3 [cs.DC] 2019 年 10 月 8 日
基于 SRAM 的 FPGA 因其现场可编程性和低成本而在航空航天工业中广受欢迎。然而，它们会受到宇宙辐射引起的单粒子翻转 (SEU) 的影响。三重模块冗余 (TMR) 是一种众所周知的缓解 FPGA 中 SEU 的技术，通常与另一种称为配置清理的 SEU 缓解技术一起使用。传统的 TMR 一次只能提供针对单个故障的保护，而分区 TMR 则可以提供更高的可靠性和可用性。在本文中，我们提出了一种使用概率模型检查在早期设计阶段分析 TMR 分区的方法。所提出的正式模型可以捕获单个和多个单元翻转场景，而不受任何相等分区大小假设的影响。从设计的高级描述开始，使用指定数量的分区、组件特性库和用户定义的清理率从数据流图 (DFG) 构建马尔可夫模型。这种模型和详尽的分析可以捕获辐射环境中系统中可能发生的所有故障和维修。然后使用 PRISM 模型检查器自动验证各种可靠性和可用性属性，探索清理频率与满足设计要求所需的 TMR 分区数量之间的关系。此外，报告的结果表明，基于已知的投票者故障率，可以找到最佳数量的
适用于空间应用的光电隔离器
作为当前项目省电探索的一部分，研究了光耦合器的替代品用于电流隔离。项目使用了大约 75 个电流隔离器，工作条件为 DC 至 1.2 Mbps。如果使用光隔离器，功耗将超过 10 瓦，还可能导致辐射引起的性能下降 [1]。为了降低功耗，对来自三家不同制造商的非光隔离器进行了评估。这种省电方式将使隔离器的总功耗从大约 10 瓦降低到不到 2 瓦。该项目的辐射要求规定，所选部件在 LET 低于 60 MeV·cm 2 /mg 时不得出现破坏性的单粒子闩锁 (SEL) 等破坏性单粒子。因此，它们最初在 NRL 的脉冲激光 SEE 测试设备上进行了破坏性 SEE 筛查。同时，还对部件进行了单粒子翻转 (SEU) 测试。经测试的三个部件中，有一个部件对 SEL 免疫，SEU 很少。该部件的重离子测试在加州大学劳伦斯伯克利分校实验室 (LBL) 88 英寸回旋加速器上进行，并证实了脉冲激光测试结果。最后，还在 NRL 的 Co 60 室中使用伽马射线对这些部件进行了总电离剂量 (TID) 测试，结果发现其可承受 50 krad(Si) 的辐射。
结冰对飞机稳定性和控制的影响的回顾。
摘要 美国空军进行了数年的研究，研究弹头引起的损伤对升力面的气动弹性完整性的影响，进而导致整架飞机的失稳。这促使我们研究飞机特定部位的结冰如何引发类似的气动弹性事件和飞机失稳。虽然很少研究，但结冰也会严重影响飞机的气动弹性稳定性，从而影响整个飞机的稳定性和控制，并最终导致不可逆的失稳事件。在后一种情况下，由于冰引起的质量不平衡或控制铰链力矩和力反转，可能会发生升力面和控制装置的经典颤振事件。此外，由于结冰引起的分离流条件引入了显著的时间相关阻力，控制装置和升力面的极限环振荡可能会导致控制效果的丧失。本文回顾了小型通用航空飞机中引发这些冰致失控事件的机制。该回顾基于文献和德克萨斯大学奥斯汀分校进行的早期实验工作。选择了两种常见的冰致飞机稳定性和控制失控场景进行研究。第一个失控场景涉及升降机极限环振荡和由此产生的
结冰对飞机稳定性和控制的影响综述。
摘要 美国空军进行了数年早期研究，研究弹头引起的损伤对升力面的气动弹性完整性的影响，进而导致整架飞机的失稳。这促使我们研究飞机特定部位的冰堆积如何引发类似的气动弹性事件和飞机失稳。虽然很少研究，但结冰也会显著影响飞机的气动弹性稳定性，从而影响整个飞机的稳定性和控制，并最终导致不可逆的失稳事件。在后一种情况下，由于冰引起的质量不平衡或控制铰链力矩和力反转，可能会发生升力面和控制装置的经典颤振事件。此外，由于冰层堆积导致的分离流条件引入了显著的时间相关阻力，因此可能出现由控制装置和升力面的极限环振荡引起的控制效果损失。本文回顾了在考虑小型通用航空飞机类别时引发这些冰诱发的扰动事件的机制。该回顾基于文献和德克萨斯大学奥斯汀分校进行的早期实验工作。选择了两种常见的冰诱发飞机稳定性和控制扰动场景进行研究。介绍的第一个扰动场景涉及升降舵极限环振荡和由此导致的升降舵控制效果损失。第二个扰动与剧烈的机翼摇晃或不稳定的荷兰滚事件有关。
质子诱导的单事件对28 nm Kintex-7 FPGA
现场可编程栅极阵列（FPGA）由于有能力，低价和高性能等优势，因此受到了各种领域的研究人员的广泛关注。商业FPGA越来越多地用于卫星和其他航天器中。然而，航空航天环境带来了严重的挑战，这是由于带电的颗粒可以轻松在基于SRAM的FPGA的资源中引起单事件效应（参见），例如可配置的逻辑块（CLBS）和块状-RAMS（BRAMS）[1]。因此，在将FPGA的敏感性应用于航空航天工程时，有必要评估它们的敏感性。考虑到单事件不适（SEU）是最常见的现象，因此对FPGA的SEU评估对于采用有针对性的方法来加强设备至关重要。随着技术的缩放，FPGA的特征大小降低到28 nm甚至更小，FPGA中每瓦的资源和性能量得到了极大的改善。seu发生时，当粒子弹动一个单个存储单元时，当粒子在同一帧中的几个位时，在FPGA中发生了多位upsess（MBU）。特征大小的降低的影响很复杂：降低特征大小会导致细胞之间的距离降低。然后粒子可以影响几个细胞，因此，MBU在FPGA上的概率变得更高。此外，还降低了导致浮动的LET阈值，这会导致SEU敏感性增加，这是由于特征尺寸的降低而增加[2]。已经对FPGA进行了大量研究，其特征大小为28 nm甚至更小。最近的工作[3]描述了不同的