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IEEE 超大规模集成电路和纳米技术系统缺陷与容错国际研讨会 2025 年 10 月 21 日至 23 日，西班牙巴塞罗那
论文提交：欢迎作者提交上述领域的原创和未发表的论文。作者必须先提交一段摘要，然后提交最终论文以供审查。提交的论文不得超过 6 页，并遵守 IEEE 会议模板，即 2 栏样式（可在会议网站上找到）。论文可以作为普通论文或短文接受。这两种类型的论文都将收录在 IEEE 论文集中。论文集的页数限制为普通论文 6 页和短文 4 页。被接受为短文的 6 页论文的作者必须将其缩减为 4 页才能发表。欢迎提交在 RISC-V 峰会上展示或提交的相关工作的完整论文版本。请参阅研讨会网页以获取最新信息。特别会议征集：也欢迎提交特别会议提案。有关更多信息，请访问研讨会网站并查看具体征集。论文出版：只接受原创、未发表的作品。会议论文集将由 IEEE 计算机学会出版，并将出现在数字图书馆中。作者注册：每篇被接受的论文在提交照相排版论文时必须至少有一个完全付费的注册，并且必须有一名作者参加研讨会。最佳论文奖：委员会将选出最佳论文奖和最佳学生论文奖，并在会议上颁发。与会议相关的期刊特刊：DFTS 2025 被接受的论文的作者将被邀请向专门针对 2025 年会议的区域期刊的特刊提交该作品的扩展版本。未来的作者应遵守以下截止日期：摘要提交：2025 年 4 月 27 日全文提交：2025 年 5 月 4 日录取通知：2025 年 7 月 8 日照相排版和作者注册：2025 年 7 月 25 日
赛普拉斯：带有GPU加速度的VLSI启发的PCB放置
印刷电路板（PCB）设计的规模已大大提高，现代商业设计具有10,000多个组件。但是，放置过程大大依赖了需要数周完成的手动努力，强调了对自动PCB放置方法的需求。PCB放置的挑战来自其灵活的设计空间和有限的路由资源。现有的自动PCB放置工具在质量和可扩展性方面取得了有限的成功。相比之下，非常大规模的集成（VLSI）放置方法已被证明是可扩展的，对于具有数百万个细胞并提供高质量结果的设计是可扩展的。因此，我们提出了柏树，这是一种受VLSI启发的可扩展的，加速的PCB放置方法。它结合了适合PCB布局的量身定制的成本功能，约束处理和优化的技术。此外，对现实和开源基准的需求不断增长，以（1）在工具和（2）建立Performance基准之间进行有意义的比较以跟踪PCB放置技术的进度。为了解决这一差距，我们提出了一个从实际商业设计中合成的PCB基准套件。我们使用基准套件来评估针对最先进的商业和学术PCB放置工具的方法。我们的方法在提出的基准测试标准上证明了1-5.9倍的可路由。对于完全路由的设计，赛普拉斯达到了1-19.7×较短的路由轨道长度。随着GPU加速度，柏树在运行时间内最多可提供492.3倍的加速。最后，我们展示了对真实商业设计的可扩展性，这是现有工具无与伦比的功能。
GLSVLSI 2025
● VLSI 电路和设计：ASIC 和 FPGA 设计、微处理器/微架构、嵌入式处理器、高速/低功耗电路、模拟/数字/混合信号系统、NoC、SoC、物联网、互连、存储器、仿生和神经形态电路和系统、BioMEM、片上实验室、生物传感器、生物和生物医学系统的 CAD 工具、植入式和可穿戴设备、VLSI 设计和优化的机器学习●物联网和智能系统：物联网和智能系统的电路、计算、处理和设计，如智慧城市、智能医疗、智能交通、智能电网等；信息物理系统、边缘计算、物联网机器学习、TinyML。 ● 计算机辅助设计 (CAD)：硬件/软件协同设计、高级综合、逻辑综合、仿真和形式验证、布局、可制造设计、算法和复杂性分析、物理设计（布局、布线、CTS）、静态时序分析、信号和电源完整性、CAD 和 EDA 设计的机器学习。● 测试、可靠性、容错：数字/模拟/混合信号测试、可靠性、稳健性、静态/动态缺陷和故障可恢复性、变化感知设计、学习辅助测试。● 新兴计算和后 CMOS 技术：纳米技术、量子计算、近似和随机计算、传感器和传感器网络、后 CMOS VLSI。● 硬件安全：可信 IC、IP 保护、硬件安全原语、逆向工程、硬件木马、侧信道分析、CPS/IoT 安全、硬件安全的机器学习。 ● 机器学习和人工智能的 VLSI：机器学习的硬件加速器、深度学习的新架构、脑启发计算、大数据计算、强化学习、物联网 (IoT) 设备的云计算。微电子系统教育研讨会：为期一天的联合研讨会将涵盖以下主题：使用 ASIC、FPGA、多核、GPU、TPU 等各种技术的教学创新、包括新课程和实验室在内的教育技术、评估方法、远程学习、教科书和设计项目、行业和学术合作计划和教学。
“ VLSI设计的最新趋势，芯片上的系统和嵌入式
国家理工学院锡金，国家重要的研究所是印度政府在2009年被印度政府的十个新批准的NIT之一。该研究所提供B.计算机科学和工程，电子和通信工程，电气和电子工程，机械工程以及土木工程的技术课程。此外，该研究所在VLSI和嵌入式系统，通信和信号处理，电气和电子工程以及AI和ML中提供M.Tech计划。该研究所还提供M SC。化学和博士学位的计划D计划在所有部门中。目前，NIT Sikkim位于South Sikkim的Ravangla的一个临时校园中，该校园是一个旅游城镇，它通过高速公路与该州其他主要城镇相连，位于Pelling和Gangtok之间。Ravangla位于2100 m的海拔，周围是喜马拉雅地形，以佛陀公园，Temi Tea Garden和Ralong修道院等旅游胜地而闻名。
M.Tech. VLSI 设计和微电子 HCL
自 1964 年被宣布为大学以来，BITS Pilani 一直提供科学和技术高等教育课程，并因其在该领域的创新而赢得了令人羡慕的声誉。BITS Pilani 的工作综合学习计划 (WILP) 为在职专业人士提供了一套独特的教育课程。BITS 于 1979 年开始提供这些课程，多年来，这些课程一直按照 1986 年国家教育政策设想的方向发展。
M.Tech. VLSI 设计和微电子 HCL
自 1964 年被宣布为大学以来，BITS Pilani 一直提供科学和技术高等教育课程，并因其在该领域的创新而赢得了令人羡慕的声誉。BITS Pilani 的工作综合学习计划 (WILP) 为在职专业人士提供了一套独特的教育课程。BITS 于 1979 年开始提供这些课程，多年来，这些课程一直按照 1986 年国家教育政策设想的方向发展。
微电子技术与超大规模集成电路设计
资格：考生应至少拥有 ECE / IEE / 电气 / CSE / IT / 电子科学硕士或同等专业的 BE/B.Tech 2 年级及以上学位。录取：申请表将从加尔各答 Jadavpur 大学电子与电信工程系 IC 中心 3 楼发出，或从我们的网站 [https://jadavpuruniversity.in] 下载。填写好的申请表应于周一至周五上午 11 点至下午 5 点送达 IC 中心。课程费用：7,000 卢比（JU 学生可享受 20% 优惠）+ 18% 的 GST 以即期汇票的形式开具给“REGISTRAR, JADAVPUR UNIVERSITY”，可在加尔各答的任何国有分支机构支付。一旦缴纳，课程费用将不可退还。不提供宿舍住宿。附件：一张 PP 尺寸照片、一份 Madhyamik 准考证/出生证明的复印件、高中成绩单、学期成绩单 [需附上成绩单/证书的认证/自认证副本]
M.Tech. VLSI 设计和微电子 HCL
自 1964 年被宣布为大学以来，BITS Pilani 一直提供科学和技术高等教育课程，并因其在该领域的创新而赢得了令人羡慕的声誉。BITS Pilani 的工作综合学习计划 (WILP) 为在职专业人士提供了一套独特的教育课程。BITS 于 1979 年开始提供这些课程，多年来，这些课程一直按照 1986 年国家教育政策设想的方向发展。
硕士 VLSI 设计与微电子学
超大规模集成电路设计与微电子技术硕士 (M.Tech. VLSI Design and Microelectronics) 是一个为期四个学期的工作综合学习计划，旨在满足半导体行业专业人士的需求。这是一个专门的研究生课程，专注于集成电路和半导体器件的设计、开发和应用。它涵盖数字和模拟超大规模集成电路设计、半导体物理、制造技术以及电子设计自动化 (EDA) 工具的使用等关键领域。该计划强调使用行业标准工具和实验室的实践经验，让学生为设计复杂集成电路的实际挑战做好准备。该计划提供跨学科方法，结合硬件和软件知识来解决行业中的复杂问题。
VLSI物理设计中的人工智能，以优化
非常大规模整合（VLSI）电路的复杂性日益增加，在实现力量，绩效和地区（PPA）目标方面提出了重大挑战。传统的物理设计方法通常涉及手动或启发式驱动的过程，这些过程耗时，可能无法完全利用优化机会。本文探讨了人工智能（AI）在自动化和改善VLSI物理设计过程的各个阶段的应用。通过利用机器学习（ML）算法，例如监督学习，无监督学习和强化学习（RL），AI可以协助实现优化的PPA目标，加快设计周期并增强芯片性能。关键阶段，包括平面图，放置，路由，标准单元格设计和电网优化，在AI-wired技术的背景下进行检查。案例研究表明AI如何减少设计迭代，提高性能并最大程度地减少功耗。