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晶圆粘结后的晶圆边缘平面化
使用Tencor的HRP-250来测量轮廓。使用了来自Cabot的SS12和来自AGC的CES-333F-2.5。在将晶片粘合到粘合之前（氧化物到氧化物和面对面），将顶部晶圆的边缘修剪（10毫米），并同时抛光新的斜角。这可以防止晶片边缘在磨/变薄后突破[1]。将晶圆粘合后，将散装硅研磨到大约。20 µm。之后，通过反应性离子蚀刻（RIE）将粘合晶片的剩余硅移到硅硅基（SOI） - 底物的掩埋氧化物层（盒子）上。另一个RIE过程卸下了2 µm的盒子。之后，粘合晶片的晶圆边缘处的台阶高为3 µm。随后沉积了200 nm的氮化物层，并使用光刻和RIE步骤来构建层。此外，罪被用作固定晶片的si层的固定。必须将设备晶圆边缘的剩余步骤平面化以进行进一步的标准处理。为此，将剩余的罪硬面膜（约180 nm）用作抛光止损层。在平面化之前，将4500 nm的Pe-Teos层沉积在罪恶上。这有助于填充晶圆的边缘。在第一种抛光方法中，将氧化物抛光至残留厚度约为。用SS12泥浆在罪过的500 nm。在这里，抛光是在晶片边缘没有压力的情况下进行的。然后将晶圆用CEO 2泥浆抛光到罪。用CEO 2浆料去除氧化物对罪有很高的选择性，并且抛光在罪恶层上停止。第一种抛光方法花费的时间太长，将氧化物层抛光至500 nm的目标厚度。此外，在抛光SIO 2直到停止层后，用SS12稍微抛光了罪。最后，高度选择性的首席执行官2 -lurry用于抛光罪。结果表明，步进高度很好，但是弹药范围很高（Wafer＃1）。第二种方法的抛光时间较小，并在500 nm上停在SIO 2上，而最终的抛光和首席执行官2 -slurry直至罪显示出良好的步进高度，并具有更好的罪恶晶圆范围（Wafer＃2）。
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双装载机和双卸载机规格 切割胶带在线预切割附件工作台加热器规格 视觉系统（晶圆 ID 阅读器和条形码附件系统） 主机通信功能（通信格式：符合 SECS-I 和 HSMS/软件：符合 GEM） ESD 兼容性
晶圆级光学制造
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晶圆级光学制造
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边缘的晶圆和芯片级表征
n近年来，使用CMOS兼容的过程制造硅光子IC（SI PIC）已使具有光学和电函数性具有成本效益的硅芯片的开发。1 - 5）这项技术是光子学 - 电力融合的高性能平台，可在各种行业提供有希望的应用。6 - 9）为增强硅光子学的整合和功能密度，已提出异质和杂交整合方法，以将各种材料系统与单个包装中的各种材料系统相结合。10，11）但是，基于PIC的模块的总成本受到测试，组装和包装过程的影响，这可能占常规INP PIC模块的总成本的80％。12，13）仅产品测试可贡献总成本的约29％，14）对于较不发达的硅光子技术技术，该图可能会增加到约60％ - 90％。15）因此，减少测试，组装和包装成本对于降低基于SI PIC模块的整体成本至关重要。先前的研究采用了两种主要策略来降低测试成本：利用增强的测试结构，16）并增强了测试过程的自动化水平。14）在图片中，一种普遍的测试方法涉及信号通过具有不平衡分裂比的定向耦合器（例如99：1）。这种构造允许99％的信号正常通过波导，而1％的信号被击倒到测试分支。21）17）开发信号通常通过表面耦合器耦合到测试设备，从而促进了自动晶圆级测试系统用于原位和筛选测试的利用。18）然而，在组装和包装阶段，表面光栅耦合器（GCS）在带宽，极化和效率方面遇到限制。19）相比之下，利用点尺寸转换器（SSC）的边缘耦合提供了优点，例如带宽的带宽，降低极化敏感性和增强的耦合效率。20）然而，边缘耦合预先挑战，例如与SSC相关的较大足迹，固定的耦合位置，有限的对齐耐受性和耦合方面的严格规范。