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先进 CMOS 的性能和可靠性设计
在过去的几十年中，电子行业的中心主题是通过减小晶体管面积来增加晶体管密度，这是摩尔定律的要求。从平面 CMOS 技术到 FinFET 技术的范式转变将这种面积缩小趋势延续到了 20nm 以下时代。FinFET 中晶体管静电的增强使栅极长度和接触多晶硅间距 (CPP) 进一步缩小。同时，对面积缩小的追求也来自宽度（或鳍片间距）和高度尺寸。通过减小鳍片间距和增加鳍片高度，可以提高 FinFET 的电流密度。因此，电路设计人员可以使用更少的鳍片来满足相同的电流要求并同时节省面积，这种方案通常称为“鳍片减少”。然而，上述方法开始显示出收益递减，并面临过多的制造挑战。为了进一步提高电流密度并减小面积，未来预计将使用具有高迁移率的新型通道材料（例如 SiGe）和/或具有更好静电的新结构（例如插氧化物 FinFET (iFinFET)、Gate-All-Around FET、Nanosheet FET）。
场效应晶体管第 I1 部分 - CMOS
图 1 显示了 n 沟道结型 FET 的原理图结构。如果在沟道上施加电压，使漏极相对于源极为正，如图 lb 所示，电子会通过沟道从源极流到漏极，从而产生漏极电流。漏极电流的大小由沟道的电导率和漏极-源极电压决定。当在栅极上施加负电压时，栅极将反向偏置。在栅极和沟道之间的 pn 结周围会形成耗尽层，如图 IC 所示。因此，在漏极-源极电压恒定的情况下，漏极电流可由栅极-源极电压改变。如果栅极电压足够负，耗尽层将延伸至整个通道，漏极电流变得非常小；然后通道被称为“夹断”。因此，JFET 被称为耗尽或“常开”器件。
基于 CMOS/STT-MRAM 的 Ascon LWC
摘要 — 物联网 (IoT) 对象的使用日益增多，因此有必要开发低功耗安全电路。轻量级加密 (LWC) 算法用于在有限的功耗下保护这些连接对象的通信。能量收集技术可以提供物联网对象所需的电力。但是，它可能遭受突然断电，导致系统微控制器停止运行。为了使加密原语能够从意外断电中快速恢复，我们提出了一种基于 CMOS/MRAM 的 A SCON 密码硬件实现，该密码是美国国家标准与技术研究所 (NIST) LWC 竞赛的决赛入围者。我们专注于从 MTJ 电气模型开始的 ASIC 设计流程，而无需重新开发现有的 EDA 工具。作为研究案例，A SCON 计算的中间状态可以存储在非易失性存储器中，并在断电后启动时恢复，从而节省重新计算算法第一步的能源成本。此实现可节省 11% 至 48% 的能源，面积开销为 5.5%。索引术语 —A SCON、LWC、STT-MRAM、MTJ、非挥发性
CMOS 电路中中子引起的软错误
电路在暴露于辐射时。绝大多数商用电路在从海平面到飞机飞行高度（< 20 km）的自然环境中运行，其中错误主要由大气中子与硅的相互作用引起。最初，在 14 MeV 和 100 MeV 中子辐照下，测量了电源电压为 2V 至 5V 的静态存储器的软错误率 (SER)。由于电源电压降低而导致的错误率增加已被确定为未来低压电路运行的潜在危害。提出了一种用于准确表征制造过程 SER 的新方法，并通过对 0.6 jj.m 工艺和 100 MeV 中子的测量对其进行了验证。该方法可应用于预测自然环境中的 SER。
CMOS和用于神经形态计算的回忆硬件
这是被接受出版的作者手稿，并且已经进行了完整的同行评审，但尚未通过复制，排版，分页和校对过程，这可能会导致此版本和记录版本之间的差异。请引用本文为doi：10.1002/aisy.201900189。本文受版权保护。保留所有权利
1.2-V 2.18-ppm/C 曲率补偿 CMOS...
带隙基准源是模拟、数字或混合信号电路（如模数转换器、数模转换器、低压差稳压器、锁相环和许多其他电子设备）的关键组件[1、2、3、4、5、6、7]。带隙基准源提供的电压具有明确而稳定的特性，并且对电源电压和温度变化不敏感。基准源的准确性和稳定性对后续电路的性能起着重要作用[8、9]。因此，已经提出了许多高阶温度补偿技术来降低 TC。[10、11、12] 中讨论了依赖于温度的电阻比补偿技术。其曲率补偿效果主要由两个温度系数电阻之比决定，该比值将根据工艺角和失配而发生剧烈漂移。文献 [13, 14, 15, 16] 进一步讨论了温度补偿法，利用工作在亚阈值区的 MOS 管栅源电压进行补偿，但亚阈值 MOS 管由于补偿面积较大，因此 TC 受工艺影响较大。文献 [17] 则采用了非线性补偿项 T ln T 的方法，T ln T 是由工作在亚阈值区的 MOS 管栅源电压扩散产生的，
180nm CMOS技术的低温表征...
采用传统 CMOS 工艺制造但在 4 K 及以下低温下工作的微电子器件最近引起了量子计算领域的关注，因为它们可用作精密控制器和低噪声放大器 [1,2]。这种将电子设备直接纳入低温环境而不是在室温下操作的方法可以在 CUORE（罕见事件地下低温观测站）等实验中提供类似的优势，CUORE 使用低温辐射热法来搜索无中微子双重 beta 衰变。CUORE 使用 TeO 2 晶体上的中子嬗变掺杂 (NTD) 热敏电阻来感应物理能量沉积引起的温度变化。目前，所有 CUORE 电子设备，包括用于偏置 NTD、放大信号和执行读出的电子设备，都在室温下运行 [3]。未来的带粒子识别的 CUORE 升级版 (CUPID) 计划利用为 CUORE 开发的通用低温基础设施，但其电子基础设施的升级正在考虑中 [4]。设计为在 4 K 或以下运行的 CMOS 微电子技术为 CUPID 中的信号前置放大提供了一种替代方法，可以降低电子噪声并引入适度的通道复用因子。到目前为止，在亚开尔文温度下对 CMOS 器件特性的测量很少，如果我们希望考虑使用它们在 CUPID 基准工作温度附近构建放大器和多路复用器，就必须了解这些特性。在本文中，我们介绍了 180 nm CMOS 技术在低至 100 mK 时的首次特性之一，这将用于指导这些器件的设计。
先进 CMOS 的性能和可靠性设计
在过去的几十年中，电子行业的中心主题是通过减小晶体管面积来增加晶体管密度，这是摩尔定律的要求。从平面 CMOS 技术到 FinFET 技术的范式转变将这种面积缩小趋势延续到了 20nm 以下时代。FinFET 中晶体管静电的增强使栅极长度和接触多晶硅间距 (CPP) 进一步缩小。同时，对面积缩小的追求也来自宽度（或鳍片间距）和高度尺寸。通过减小鳍片间距和增加鳍片高度，可以提高 FinFET 的电流密度。因此，电路设计人员可以使用更少的鳍片来满足相同的电流要求并同时节省面积，这种方案通常称为“鳍片减少”。然而，上述方法开始显示出收益递减，并面临过多的制造挑战。为了进一步提高电流密度并减小面积，未来预计将使用具有高迁移率的新型通道材料（例如 SiGe）和/或具有更好静电的新结构（例如插氧化物 FinFET (iFinFET)、Gate-All-Around FET、Nanosheet FET）。