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二氧化硅的各向异性气相 HF 蚀刻以释放 Si 微结构
制造微机电系统 (MEMS) 的两种主要方法是体微加工技术和表面微加工技术。在体微加工的情况下，可移动结构的制造是通过选择性蚀刻掉结构层下面的处理基板来完成的，而在表面微加工中，一系列薄膜沉积和对堆栈中特定层（称为牺牲层）的选择性蚀刻产生最终所需的悬浮微结构。这两种 MEMS 制造方法的关键步骤是控制释放区域，从而精确定义柔顺机械结构锚 [1]，如图 1 a 和 b 所示，显示了锚的底蚀。湿法或干法蚀刻工艺都可以去除牺牲层，使用前一种方法会遇到粘滞，而后一种方法会引入污染或残留物 [2]。选择牺牲层时需要考虑的重要设计因素包括：(i) 沉积膜的均匀性和厚度控制、(ii) 沉积的难易程度、(iii) 蚀刻和沉积速率、(iv) 沉积温度以及 (v) 蚀刻选择性。光刻胶由于易于蚀刻（使用氧等离子体或有机溶剂）且不会损害大多数结构材料而被用作牺牲层 [3–6]。然而，该工艺仅限于低温
对III-V太阳能电池外延升降的审查
外延提升（ELO）作为制造III-V设备的一步，可通过非破坏性去除生长基板进行大量的成本降低，随后可以重复使用。特别是在太阳能细胞生产中，ELO促进了超过基于底物细胞性能的薄膜构型的创建。此过程涉及牺牲层的选择性侧面蚀刻，通常是高铝含量藻类层，含水氟酸（HF）。在反应中，形成了各种铝氟化物化合物，砷气体，氟离子和水。然而，由于几何限制和导致固体材料沉积物（包括铝离子，氢气和固体砷）导致的几何限制和侧反应，出现了挑战。本评论概述了所有主要方面，涉及外延升降的理论理解和实际应用。对在各种实验条件下影响牺牲层蚀刻速率的过程参数的各种研究进行了分析。这包括诸如释放层的铝制部分，厚度和掺杂浓度以及实验条件（例如HF浓度和温度）之类的因素。还解决了压力和压力对ELO过程的影响，以及全面研究的挑战。这项工作以底物再利用以及ELO的挑战和机会的评论，例如薄膜脆弱性，替代释放层和多释放ELO。
CR4 系列气动阀，2 通，顶部安装，FNPT
我们扩展了 1/4 英寸 CR4 系列阀门产品组合，包括气动执行器顶部安装设计，该设计提供先导空气 FNPT 连接以及反向移植选项，可在系统设计和布局中提供更大的灵活性。1/4 英寸 CR4 系列阀门比大多数同类阀门更小，非常适合处理湿蚀刻和清洁工艺化学品。这些耐用的阀门可以在 276 kPa (40 psig) 下承受高达 160°C (320°F) 的温度。
详细程序| 2024牛津太阳能研究研讨会
“Hafnium oxide: A thin film passivating dielectric with controllable etch resistance” 10:00am – Bruno Vicari Stefani CSIRO “Analysis of trends in the specific weight of silicon solar modules” 10:15am – Yifu Shi University of Oxford “Extracting Contact Recombination from FFT-filtered Photoluminescence Imaging of Half-Metallised Si Solar Cells” 10:30am – Yuelin Xiong University of Oxford “Investigation of Cu diffusion at the Cu/Si interface” 10:45am – Coffee Break _____________________________________________________________ Session 2: Perovskite Solar Cells 11:15am – Freya Leyland HZB “Encapsulation and stability testing of perovskite-based solar cells” 11:30am – Syed Nazmus萨基布麦格理大学“用于太阳能电池的钙钛矿材料的快速微波处理” 11:45 am - Jae Sung sung Yun University of Surrey University``在新兴空间应用中探索Halide Perovskite太阳能电池的机会'
HF/H2O中硅片减薄的刻蚀特性...
R. Ariff a,b , CK Sheng a,* a 马来西亚登嘉楼大学科学与海洋环境学院，21030 Kuala Nerus，登嘉楼，马来西亚。b 马来西亚登嘉楼大学海洋工程技术与信息学学院，21030 Kuala Nerus，登嘉楼，马来西亚。使用酸性或氟化物溶液对硅表面进行湿法蚀刻具有技术和基础意义，这对于生产用于微电子封装所需厚度的可靠硅芯片至关重要。在这项工作中，我们研究了湿法蚀刻对浸入 48% HF/水溶液中的硅晶片的厚度耗散、重量损失、蚀刻速率、表面形貌和晶体性质的影响。蚀刻速率是通过蚀刻重量损失和深度随时间的变化确定的。结果表明，随着蚀刻时间的增加，硅的厚度减少和重量损失增加。在高分辨率光学显微镜下可以在蚀刻后的硅晶片表面观察到粗糙的表面。从 XRD 分析可以看出，蚀刻后硅的结晶峰强度变弱，这意味着硅衬底上形成的非晶结构表面的光散射减少。毕竟，这一发现可以作为生产可靠的硅薄晶片的参考，这对于更薄的微电子器件制造和纳米封装至关重要，从而减少环境污染和能源消耗，实现未来的可持续发展。（2021 年 3 月 27 日收到；2021 年 7 月 7 日接受）关键词：湿法蚀刻、Si、蚀刻速率、HF、H 2 O
HF蚀刻时间和浓度对硅晶片的影响
摘要：为实现更薄的微电子封装，生产所需厚度的新型半导体硅片不仅需要高成本和能源，而且还会造成环境污染问题。然而，这一问题可以通过使用一步化学蚀刻来生产所需厚度的硅芯片以进行适当的封装，从而简单地解决。在本研究中，使用各向同性的湿化学蚀刻法，通过改变HF蚀刻剂浓度来研究蚀刻时间对HF/HNO 3 /CH 3 COOH混合溶液中的Si晶片的影响。研究的蚀刻时间为5分钟至30分钟，HF蚀刻剂浓度在（20-24）wt％范围内。从结果可以看出，随着蚀刻时间的延长，重量损失和蚀刻深度的变化单调增加。然后根据重量损失和蚀刻深度随时间的变化来确定蚀刻速率。结果表明，Si晶片的蚀刻速率随时间降低，在较高的HF浓度下增大。在光学显微镜下观察到蚀刻后Si晶片的表面变得光滑抛光。 X 射线衍射图表明，蚀刻硅的晶体峰强度高于纯硅，随着 HF 浓度的增加，与 Si 相关的峰略微向 2θ 方向移动。目前的发现表明，化学蚀刻硅晶片的所需厚度可以潜在地装入微电子设备制造的更薄的封装中，从而减少能源和成本浪费，实现未来的可持续发展。
补充信息具有锡空位中心的非线性量子光子学与一维金刚石波导耦合
样品制作工艺从对 < 100 > 表面取向的电子级金刚石衬底 (元素 6) 进行植入前表面处理开始。首先将样品衬底放入湿式 Piranha（H 2 SO 4 (95 %): H 2 O 2 (31 %) 比例为 3:1）无机溶液中，在 80 ◦ C 下清洗 20 分钟，然后通过电感耦合等离子体反应离子蚀刻 (ICP/RIE) Ar/Cl 2 等离子体化学配方进行表面约 5 µ m 蚀刻，以去除衬底表面残留的抛光诱导应变。再进行约 5 µ m ICP/RIE O 2 化学等离子蚀刻，以去除前面蚀刻步骤中残留的氯污染[1]。接下来，将样品在 Piranha 溶液中进行无机清洗（80 ◦ C 下 20 分钟），并注入 Sn 离子（剂量为 1e11 离子/cm 2，能量为 350 keV）。在通过真空退火（1200 ◦ C）激活 SnV 中心之前，进行三酸清洗（比例为 1:1:1，HClO 4（70%）：HNO 3（70%）：H 2 SO 4（> 99%））1.5 小时，以去除任何残留的有机污染，然后在退火步骤后进行相同的湿式无机清洗程序，以去除在金刚石基材退火步骤中形成的任何表面石墨薄膜层。为了评估 SnV 中心是否成功激活，在悬浮结构纳米制造之前对样品进行表征。波导结构的纳米加工遵循参考文献[2-6]和[1]中开发的基于晶体相关的准各向同性蚀刻底切法的工艺。图S1中显示了该方法的示意图。
标题：基于等离子体的薄膜技术在纳米和千兆尺寸电子产品制造中的应用
基于MOSFET的集成电路和基于TFT的平板显示器是全球最大的两个微电子产业。前者的总体趋势是将器件尺寸缩小到纳米级；后者的趋势是将产品尺寸增加到几米。薄膜对于器件的性能和可靠性至关重要。除了严格控制几何形状、轮廓和产量外，成功的制造工艺还必须满足三个基本要求：大面积、高产量和低温。等离子体工艺，即等离子体增强化学气相沉积（PECVD）、等离子体蚀刻（PE）/反应离子蚀刻（RIE）和溅射沉积，已被证明能有效满足上述要求。虽然对纳米和千兆级微电子的要求截然不同，但它们可以通过基于基本等离子体物理和化学描述复杂的工艺-材料-器件关系来实现。在本次演讲中，将给出使用PECVD工艺操纵体膜和界面特性以获得优化的器件特性的示例。此外，还将讨论在等离子蚀刻工艺中实现高蚀刻选择性、倾斜边缘轮廓和最小化辐射对晶体管的损伤的原理。此外，还将回顾高结晶温度、用于栅极电介质的非晶亚纳米 EOT 高 k、纳米晶体嵌入非易失性存储器以及通过溅射沉积法制备的新型固态白炽发光器件。创新方法（例如新的基于等离子的室温铜蚀刻工艺）可以解决当前行业以及未来半导体制造中的许多挑战性问题。
采用 TiO2 模板原子层沉积技术在金刚石膜上制备高 Q 纳米光子谐振器
电子束光刻：根据应用，将电子束光刻胶 (950K PMMA A4，MicroChem) 旋涂至 270 nm-330 nm 的厚度。接下来，在顶部热蒸发 20 nm Au 的导电层，以避免光刻过程中电荷积聚。为了进一步减轻充电效应，我们使用了相对较低的束电流 (0.3 nA)、多通道曝光 (GenISys BEAMER) 和减少电子束在一个区域持续停留时间的写入顺序。光刻胶的总曝光剂量为 1200 uC/cm2，电压为 100 kV (Raith EBPG5000 plus)。曝光后，我们用 TFA 金蚀刻剂 (Transene) 去除导电层，并在 7 C 的冷板上将光刻胶置于 1:3 MIBK:IPA 溶液中显影 90 秒，然后用 IPA 封堵 60 秒，再用 DI 水冲洗。原子层沉积：在进行 ALD 之前，我们在 ICP RIE 工具 (PlasmaTherm Apex) 中使用 10 sccm O2 和 50 W ICP 功率进行三秒等离子曝光，以去除残留聚合物。使用此配方，PMMA 蚀刻速率约为 2.5 nm/s。对于 TiO 2 沉积，我们使用商用热 ALD 室 (Veeco/Cambridge Savannah ALD)。使用四（二甲酰胺）钛 (TDMAT) 和水在 90 C 下沉积非晶态 TiO 2，交替脉冲分别为 0.08 秒和 0.10 秒。沉积期间连续流动 100 sccm N 2，前体脉冲之间的等待时间为 8 秒。沉积速率通常为 0.6 A/循环。 ICP 蚀刻程序：我们通过氯基 ICP RIE 蚀刻（PlasmaTherm Apex）去除过填充的 TiO 2，基板偏压为 150 W，ICP 功率为 400 W，Cl 2 为 12 sccm，BCl 为 8 sccm。蚀刻速率通常为 1.5-1.7 nm/s。SEM 成像：在 5 nm Cr 导电层热沉积后，使用 Carl Zeiss Merlin FE-SEM 对纳米光子结构进行成像。FDTD 模拟：使用 Lumerical 有限差分时域软件模拟环形谐振器、光子晶体腔和光栅耦合器。透射光谱：我们使用自制的共焦显微镜装置，该装置具有独立的收集和激发通道，以进行透射光谱。脉冲超连续源 (430-2400 nm，SC-OEM YSL Photonics) 和光谱仪 (1200 g/mm，Princeton Instruments) 用于宽带测量。为了对单个腔体谐振进行高分辨率扫描，我们使用 50 kHz 线宽、可调 CW 激光器 (MSquared) 进行激发，并使用雪崩光电二极管 (Excelitas) 进行检测。金刚石膜：通过离子轰击 34 生成 500 nm 厚的金刚石膜，并在阿贡国家实验室通过化学气相沉积进行覆盖。在对离子损伤层进行电化学蚀刻后，去除悬浮膜并用 PDMS 印章翻转。然后使用 ~500 nm 的 HSQ 抗蚀剂将它们粘附到 Si 载体上，并在氩气中以 420 C 的温度退火 8 小时。最后，使用 ICP 蚀刻法将膜蚀刻至所需厚度，蚀刻气体为 25 sccm Ar、40 sccm Cl2、400 W ICP 功率和 250 W 偏压功率。蚀刻速率通常为 1.2-1.4nm/s。