XiaoMi-AI文件搜索系统
World File Search Systemfpga
PolarFire FPGA 封装和引脚说明用户指南
5.1. 用户 I/O................................................................................................................................................ 17 5.2. 电源引脚................................................................................................................................................. 18 5.3. 存储器接口................................................................................................................................................. 19 5.4. DDR 接口................................................................................................................................................. 19 5.5. 时钟引脚................................................................................................................................................. 20 5.6. 专用 I/O 组引脚.................................................................................................................................... 20 5.7. XCVR 接口.................................................................................................................................................... 22
基于 FPGA 的剪枝神经网络可靠性评估
卷积神经网络（CNN）被广泛用于图像分类。为了使CNN适合在资源有限的系统（如FPGA）上实现，剪枝是一种降低复杂度的流行技术。本文以VGG16为例，评估了剪枝后的CNN对FPGA加速器权重和配置内存错误的鲁棒性，并考虑了两种流行的剪枝方法（基于幅度和过滤器剪枝）。特别地，基于故障注入实验测试了原始VGG16和具有不同剪枝率的VGG16的精度损失，结果表明两种剪枝方法对权重和配置内存的错误影响不同。对于权重错误，使用两种方法剪枝的网络在剪枝率较高的情况下表现出更高的可靠性，但使用过滤器剪枝的网络可靠性相对较低。对于配置内存错误，大约30%的配置位上的错误会影响CNN操作，其中只有14%会导致显着的精度损失。但相同关键比特位对于两种剪枝方法的影响是不同的，采用基于量级方法剪枝后的网络可靠性低于原始VGG16，而采用过滤器剪枝后的网络可靠性高于原始VGG16。从CNN加速器的结构和两种剪枝方法的性质出发，解释了这种不同的影响，并评估了基于量级方法量化对CNN可靠性的影响。
UG0576：RTG4 FPGA 系统控制器用户指南
Microsemi 不对本文所含信息或其产品和服务是否适用于任何特定用途作任何保证、陈述或担保，也不承担因应用或使用任何产品或电路而产生的任何责任。根据本文出售的产品以及 Microsemi 出售的任何其他产品均经过有限测试，不应与关键任务设备或应用程序一起使用。任何性能规格都被认为是可靠的，但未经验证，买方必须对产品进行并完成所有性能和其他测试，无论是单独测试还是与任何最终产品一起测试或安装在任何最终产品中。买方不得依赖 Microsemi 提供的任何数据和性能规格或参数。买方有责任独立确定任何产品的适用性并对其进行测试和验证。Microsemi 在此处提供的信息是“按原样、在原地”提供的，并且不包含任何错误，与此类信息相关的全部风险完全由买方承担。 Microsemi 不会以明示或暗示的方式向任何一方授予任何专利权、许可或任何其他知识产权，无论是关于此类信息本身还是此类信息中描述的任何内容。本文件中提供的信息归 Microsemi 所有，Microsemi 保留随时更改本文件中的信息或任何产品和服务的权利，恕不另行通知。
使用 FPGA 检测 MRI 图像中的脑卒中
医生在诊断中面临的最大困难之一是对磁共振成像 (MRI) 图像中的脑卒中的分析和诊断。脑卒中是指脑部血液流动中断，导致细胞死亡。为了让医生更容易诊断，许多研究人员使用 Matlab 程序对 MRI 图像进行了一些过滤处理，以改善图像并使其更加明显，从而方便医生诊断。本文介绍了一种使用硬件概念来阐明 MRI 图像中脑卒中的数字系统。现场可编程门阵列 (FPGA) 用于实现该系统，该系统分为四个阶段：预处理、调整图像、中值滤波器和形态滤波器交替进行。整个系统是基于 Zynq FPGA 评估板实现的。该设计已在两个 MRI 图像上进行了测试，并将结果与 Matlab 进行了比较，以确定所提出的系统的效率。与 Matlab 相比，所提出的硬件系统实现了总体良好的准确率，准确率在 90.00% 到 99.48% 之间。
质子诱导的单事件对28 nm Kintex-7 FPGA
现场可编程栅极阵列（FPGA）由于有能力，低价和高性能等优势，因此受到了各种领域的研究人员的广泛关注。商业FPGA越来越多地用于卫星和其他航天器中。然而，航空航天环境带来了严重的挑战，这是由于带电的颗粒可以轻松在基于SRAM的FPGA的资源中引起单事件效应（参见），例如可配置的逻辑块（CLBS）和块状-RAMS（BRAMS）[1]。因此，在将FPGA的敏感性应用于航空航天工程时，有必要评估它们的敏感性。考虑到单事件不适（SEU）是最常见的现象，因此对FPGA的SEU评估对于采用有针对性的方法来加强设备至关重要。随着技术的缩放，FPGA的特征大小降低到28 nm甚至更小，FPGA中每瓦的资源和性能量得到了极大的改善。seu发生时，当粒子弹动一个单个存储单元时，当粒子在同一帧中的几个位时，在FPGA中发生了多位upsess（MBU）。特征大小的降低的影响很复杂：降低特征大小会导致细胞之间的距离降低。然后粒子可以影响几个细胞，因此，MBU在FPGA上的概率变得更高。此外，还降低了导致浮动的LET阈值，这会导致SEU敏感性增加，这是由于特征尺寸的降低而增加[2]。已经对FPGA进行了大量研究，其特征大小为28 nm甚至更小。最近的工作[3]描述了不同的
基于实时生物识别的带有 FPGA 的智能 EVM...
一、简介 在当今快速发展的环境中，出现了许多改进投票系统的技术，这些技术侧重于个人身份验证和减少不当行为。识别每个选民仍然具有挑战性，但诸如使用 R305 指纹传感器进行生物特征身份验证的基于控制器的电子投票机等进步提供了解决方案。所提出的基于数字生物特征的 EVM 提供了一种有效的投票方法，使用 Xilinx ISE[1] 上的 Verilog 软件在 FPGA 板上实现。该系统确保了唯一的选民身份验证并简化了投票流程，展示了其准确验证身份和增强选举安全性的能力。因此，它为现代选举流程提供了可靠且安全的解决方案，提高了选民信心并减少了欺诈行为。该实施展示了一种解决传统 EVM 缺点的强大方法，同时保持了选举系统的完整性。通过利用生物特征数据，该 EVM 最大限度地降低了多次投票和冒充的风险。此外，使用 FPGA 技术可以实现实时处理并适应各种投票要求。这项创新标志着安全高效的选举制度的发展迈出了重要一步，为民主进程提供了一个可扩展且值得信赖的平台。这一发展建立在
46S_BE_4171使用FPGA
秘密密钥603DEB1015CA71BE2B73AEF0857D7781 1F352C073B6108D72D9810A30914DFF4 CIPHER CIPHER DATA 146F2A291CB4799989090909A77836A60E3BC0 092A4AF9BA6704D751A38FE1B60F30DA
FPGA上的快速傅立叶变换的平行管道硬件加速度
快速傅立叶变换（FFT）广泛用于数字信号处理应用中，尤其是用于使用CNN实时对象检测的卷积操作。本文提出了用于在FPGA上实现的Radix-2 FFT计算的有效的硬件档案，采用了蝴蝶单元的多个平行和管道阶段。所提出的架构利用块RAM存储输入和Twiddle因子值来计算转换。在Zync Ultrascale FPGA上合成了所提出的体系结构的硬件，并使用诸如关键路径延迟，吞吐量，设备利用率和功耗等参数评估其性能。发现在FFTOPS中测量的8点FFT所提出的平行管道结构的性能比非二叠体的AR插条高67％。性能比较与最新的并行管道管道方法证实了所提出的FFT体系结构达到的加速度。在论文中还介绍了拟议的硬件与与Vivado Design套件捆绑在一起的FFT IP核心的合成版本的全面比较。
FPGA SoC 平台上深度神经网络的时间可预测加速
摘要 — 本研究重点研究了在 FPGA 片上系统 (SoC) 上加速的深度神经网络 (DNN) 的时间可预测执行。本文考虑了 Xilinx 的现代 DPU 加速器。针对 Zynq Ultrascale+ 平台进行了广泛的分析活动，以研究 DPU 在加速一组用于高级驾驶辅助系统 (ADAS) 的最先进的 DNN 时的执行行为。基于分析，提出了一个执行模型，然后用于得出响应时间分析。还提出了一个名为 DICTAT 的定制 FPGA 模块，以提高 DNN 加速的可预测性并收紧分析界限。最后，基于分析界限和目标平台的测量结果，提供了一组丰富的实验结果，以评估所提出的方法在 ADAS 应用上的有效性和性能。
现代 FPGA 架构中的故障安全逻辑设计策略
摘要 — 故障安全计算是指在发生故障时恢复到非操作安全状态的计算系统。在本文中，我们研究了电路级技术作为在现场可编程门阵列 (FPGA) 上实现故障安全计算过程的缓解策略。在使用开源工具创建的 FPGA 架构中，评估了故障效应通过 FPGA 基元（包括查找表 (LUT)、可配置逻辑块和开关盒）的传播。分析表明，与等效专用集成电路 (ASIC) 版本的故障安全电路相比，可重构架构中存在更多漏洞，因此需要更复杂的冗余电路网络和检查逻辑。提出了一种经过 ASIC 验证的故障安全监控电路版本，并将其与 FPGA 中的等效电路要求进行了比较。固定布局和布线的故障安全电路设计策略有助于减少可能的故障传播路径数量并简化故障安全故障检测电路设计。介绍并讨论了基于 FPGA 的具有报警功能的故障安全电路结构的优点和局限性，以及模拟和形式分析。