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使用FPGA
尽管有福利，但现有的受信任的执行环境（TEE）或飞地因缺乏透明度，脆弱性和各种限制而受到批评。一个重要的限制是，它们仅提供无法为不同应用程序定制的静态和固定的硬件信任计算基础（TCB）。该设计通过在软件TCB中的硬件TCB和Buggy外围驱动程序中包括不需必要的外围设备，违反了特权的原则。此外，现有的TEE Time-Share带有丰富的执行环境（REE）的处理器核心，使执行效率较低，并且容易受到缓存侧通道攻击的影响。尽管许多以前的项目都集中在SGX，TrustZone或RISC-V上的TEE中解决软件问题，但硬件系统设计中固有的某些TEE问题是无法单独使用软件解决的。在本文中，我们提出了byotee（build y我们的生锈的ecution e n-Vironments），这是一种易于使用的硬件和软件共同设计的基础架构，用于使用现场可编程门阵列（FPGA）构建飞地（FPGA）。Byotee使用自定义的硬件TCB创建飞地，并建立一个动态的信任根，该根源允许从硬核系统上的预先介绍软件中不受限制执行对安全敏感的应用程序（SSA）。ad的byotee提供了证明飞地硬件和软件堆栈的完整性的机制。我们为Xilinx系统芯片（SOC）FPGA实施了一个Byotee系统。针对四个SSA和12个基准应用的低端Zynq-7000系统的评估证明了BYOTEE框架的使用，安全性，有效性和性能。
在CPU和FPGA
序列比对（SA）是生物信息学领域的一个基本方面，对于各种应用至关重要，例如DNA测序和蛋白质结构预测。它涉及将新基因组序列与先前存储在数据库中的序列进行比较的过程。但是，史密斯 - 水手对齐的计算需求可能是很大的，尤其是在分析大型基因组数据集时。为了应对这一挑战，我们提出了一项全面的比较研究，该研究使用不同的硬件平台探索史密斯 - 水手序列对齐的加速度：中央处理单元（CPU）和现场可编程的门阵列（FPGAS。在这项研究中，考虑到基于CPU和基于FPGA的实施，我们评估和对比了这些平台上史密斯 - 水手对齐的性能和可扩展性。我们评估了他们的计算能力和记忆要求，以针对各种序列长度和评分参数。通过广泛的基准测试和序列分析，尤其是在异质的CPU + FPGA平台分析上，我们提供了对每个平台的优势和局限性的见解，从而阐明了计算速度和硬件成本之间的权衡。
AN1247：用于基于混合电压 FPGA 的系统的电源管理控制器
ISL6521 线性控制器可单独使用，每个控制器提供 120mA 电流，或驱动外部传输器件，实现高达 3A 的电流。两个线性控制器可以组合在一起，创建一个 240mA 稳压器，或者所有三个线性控制器可以连接在一起，提供 360mA 电流。ISL6521EVAL1 评估平台支持对此选项的评估。首先，必须移除外部传输器件 Q2 和 Q3。图 9 中突出显示了外部传输器件（黄色轮廓）。接下来，必须填充电阻选项（绿色轮廓），以将每个线性的输出平面短接在一起。每个线性的反馈电阻对（红色突出显示）必须匹配，以提供正确的电压反馈。组合线性的最小电流输出（随温度和工艺变化）为 300mA。
在 Xilinx Virtex-4 FPGA 中实现数字射频存储器
数字射频存储器 (DRFM) 是国防工业广泛使用的一种技术，例如，用于生成虚假雷达目标的电子对抗设备。DRFM 技术的目的是使用高速采样以数字方式存储和重建射频和微波信号。在 Saab Bofors Dynamics AB，该技术用于电子战模拟器 (ELSI) 等。DRFM 技术在安装在 ELSI 电路板上的全定制 ASIC 电路中实现。如今，可编程硬件领域的进步使得在现场可编程门阵列 (FPGA) 中实现 DRFM 设计成为可能。与全定制 ASIC 设计相比，FPGA 技术具有许多优势。因此，本硕士论文的目的是开发一种新的 DRFM 设计，该设计可以在 FPGA 中实现，使用一种名为 VHDL 的硬件描述语言。本硕士论文的方法是首先制定时间计划和需求规范。之后，根据需求规范制定设计规范。这两个规范已成为开发 DRFM 电路的基础。设计要求之一是电路应能够通过外部以太网接口进行通信。因此，部分工作是审查市场上可用的外部以太网模块。结果是一个通过模拟测试的 DRFM 设计。测试表明，设计按照设计规范中的描述工作。
使用 ICAP 加速 FPGA 故障注入活动的方法
摘要：片上系统 (SoC) 的复杂性不断增加，集成电路 (IC) 制造工艺的微型化技术不断发展，使得现代 SoC 更容易受到辐射引起的单粒子效应 (SEE) 的影响，即使在海平面也是如此。为了以低成本提供切合实际的估计，需要能够复制 SEE 的高效分析技术。在这些方法中，通过使用现场可编程门阵列 (FPGA) 进行仿真进行故障注入，可以在被测电路 (CUT) 上运行活动。本文研究了使用 FPGA 架构来加速故障活动的执行。因此，提出了一种在 FPGA 上映射 CUT 占用的新方法，从而显著减少了要注入的故障总数。此外，还提出了一种故障注入技术/流程来展示尖端方法的优势。所提出的技术使用 Xilinx FPGA 的内部配置访问端口 (ICAP) 模拟 CUT 的所有组合元素中的单粒子瞬变 (SET)。
Agilex™7 FPGA M系列HBM2E开发套件用户指南
©Altera Corporation。Altera，Altera徽标，“ A”徽标和其他Altera标记是Altera Corporation的商标。Altera和Intel保证其FPGA和半导体产品的保证按照Altera或Intel的标准保修为适用，但保留随时随时更改任何产品和服务的权利，恕不另行通知。Altera和Intel不承担由于本文所述的任何信息，产品或服务的申请，产品或服务所产生的责任或责任，除非明确同意Altera或Intel的写作。Altera和Intel客户被建议在依靠任何已发表的信息之前并在下达产品或服务订单之前获得最新版本的设备规格。*其他名称和品牌可能被称为他人的财产。
通过 FPGA 实现数字图像处理算法的开发
实时图像处理是实现 IR 4.0 的基本要素之一。数字图像处理技术的快速发展使得医疗保健、交通运输和制造业等领域的各种应用成为可能。人们正在寻求更高性能的图像处理，因为传统的图像处理已不再满足需求。基于 FPGA 的数字图像处理已成为公众的选择之一，因为它具有并行流水线功能，可以缩短处理时间并提高性能。该项目开发了几种数字图像处理算法，包括灰度变换、亮度控制、对比度调整、阈值和反转。它们是数字图像处理中最流行的算法。使用 Microsoft Paint 将彩色输入图像的格式转换为位图格式，然后使用 MATLAB 将其转换为十六进制文件，以便在 FPGA 中读取和写入。使用 ModelSim Altera 和 Intel Quartus II 等平台为数字图像处理算法编写 Verilog HDL。结果，从模拟中获得了五个十六进制文件。输出的十六进制文件在 MATLAB 中进一步处理以生成相应的图像。
用于fpga
摘要 - 基于二进制GOPPA代码的基于代码的密码学是一种有前途的解决方案，用于挫败基于量子计算的攻击。McEliece密码系统是一个基于代码的公钥密码系统，据信它可以抵抗量子攻击。实际上，它可以成功地升至2019年初的第二轮加密标准化竞赛。由于其非常大的钥匙尺寸，已经提出了二进制GOPPA代码的不同变体。然而，研究表明，可以通过注入故障来挫败此类代码，从而导致错误的输出。在这项工作中，我们提出了实施Mceliece密码系统中使用的不同复合场算术单元的反对措施。所提出的架构使用高架和量身定制的签名。我们将这些误差检测签名应用于McEliece密码系统，并执行轨道可编程的门阵列（FPGA）实现，以显示采用提出的方案的可行性。我们基于提议的方法的开销和性能退化，并显示其对受约束嵌入式系统的适用性。
尖峰还是不钉？ SNN和CNN FPGA实现的定量比较
卷积神经网络（CNN）被广泛用于解决各种问题，例如图像分类。由于其计算和数据密集型性质，CNN加速器已被开发为ASIC或FPGA。应用程序的复杂性增加导致这些加速器的资源成本和能源需求增长。尖峰神经网络（SNN）是CNN实施的新兴替代品，有望提高资源和能源效率。本文解决的主要研究问题是，与CNN等效物相比，SNN加速器是否真正满足了能源需求减少的期望。为此，我们分析了多个SNN硬件加速器的FPGA，以涉及性能和能源效率。我们提出了一种新颖的尖峰事件队列编码方案和一种新型的记忆组织技术，以进一步提高SNN能源效率。这两种技术都已经融入了最先进的SNN体系结构，并对MNIST，SVHN和CIFAR-10数据集进行了评估，以及两个不同尺寸的现代FPGA平台上的相应网络体系结构。对于小型基准（例如MNEST），SNN设计与相应的CNN实施相比，没有相当或很少的延迟和能源效率优势。对于更复杂的基准测试，例如SVHN和CIFAR-10，趋势逆转。
