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基于FPGA的混合内存仿真系统
摘要 — 混合存储器系统由新兴的非易失性存储器 (NVM) 和 DRAM 组成，已被提出用于满足应用程序日益增长的存储器需求。相变存储器 (PCM)、忆阻器和 3D XPoint 等新兴 NVM 技术具有更高的容量密度、最小的静态功耗和更低的每 GB 成本。然而，与 DRAM 相比，NVM 具有更长的访问延迟和有限的写入耐久性。两种存储器类别的不同特性指向包含多种主存储器类别的混合存储器系统的设计。在新架构的迭代和增量开发中，模拟完成的及时性对于项目进展至关重要。因此，需要一种高效的模拟方法来评估不同混合存储器系统设计的性能。混合存储器系统的设计探索具有挑战性，因为它需要模拟整个系统堆栈，包括操作系统、内存控制器和互连。此外，用于内存性能测试的基准应用程序通常具有更大的工作集，因此需要更长的模拟预热期。本文提出了一种基于 FPGA 的混合存储系统仿真平台。我们的目标是移动计算系统，该系统对能耗敏感，并且可能会采用 NVM 来提高能效。在这里，由于我们的平台专注于混合存储系统的设计，因此我们利用板载硬 IP ARM 处理器来提高模拟性能，同时提高结果的准确性。因此，用户可以使用 FPGA 逻辑元件实现其数据放置/迁移策略，并快速有效地评估新设计。结果表明，与软件 Gem5 相比，我们的仿真平台在模拟时间上加快了 9280 倍。索引术语 — 硬件仿真、FPGA 加速器、内存系统、NVM
硬件配置工具和 FPGA 原型...
随着互联网的快速发展，全球网络上传输的数据量稳步增长。不幸的是，成为垃圾邮件和网络钓鱼攻击受害者的风险也在增加。各种互联网网站都包含暴力或非法内容。作为针对此类内容的预防措施，可以使用网络过滤器。如今，普通互联网用户仅通过此类网络过滤器保护自己的网络。这需要很高的专业知识，而用户通常不具备这种专业知识。对于网络过滤器而言，这意味着用户必须了解所有包含非法内容的网站。频繁更改域名会使问题更加严重。因此，在互联网服务提供商 (ISP) 的接入区域中提供基本的安全功能（例如网络过滤器）是有利的。接入区域中的网络过滤器可减轻普通互联网用户的配置工作量，并为所有连接的用户提供最佳保护，防止有害影响。此外，由于访问区域对最终用户和攻击者是透明的，因此访问区域中的 Web 过滤器不会受到第三方操纵。因此，硬件原型由 ISP 管理员独家管理。为了方便 Web 过滤器配置，使用 QT [1] 开发了一个图形用户界面 (GUI)。此 GUI 提供加载和存储配置文件的功能。此外，还可以确认硬件的单独黑名单条目。硬件和软件都是安全访问节点 (SecAN) 项目的一部分。SecAN 项目负责普通互联网用户的互联网安全。它位于 ISP 的接入网络中，由三个硬件过滤器组成 - 所展示的 Web 过滤器、防火墙和入侵检测系统。作为硬件的目标平台，我们使用带有 FX70T FPGA 的 XILINX 评估板 [2]。
基于 COTS 28 纳米 SRAM 的 FPGA 在热中子和不同入射角下的 SEE 灵敏度
本文对不同入射角下 28 纳米块状商用现货 (COTS) Xilinx Artix-7 FPGA 的单粒子翻转 (SEU) 抗热中子辐射敏感性进行了实验研究。实验结果表明，配置 RAM (CRAM) 单元、触发器 (FF) 和块 RAM (BRAM) 上存在 SEU。还分析了多重事件 (范围从 2 位到 12 位) 的形状，以及它们对粒子束对设备表面的入射角的依赖性。还研究了 128 位和 384 位多重事件的可能形状，揭示了遵循字线的趋势。将前入射角的结果与 14.2 MeV 中子进行比较，表明该装置对两种辐照源的灵敏度存在相当大的差异。最后，使用名为 MUSCA-SEP3 的建模工具来预测该装置在相同环境条件下的灵敏度。获得的实验结果将以非常准确的方式与预测结果显示出良好的一致性。
Makro Group 的 BMTI FPGA 目录
测试、封装及故障分析、专用元器件生产线。该院已通过GJB9001B-2009质量体系认证、军工大规模集成电路生产线认证、军用标准二极管、三极管生产线认证、安全健康体系认证、环境保护体系认证。该研究所是航天微电子技术领域的主要研究所，专注于单片集成电路、微系统及模块生产，半导体分立器件开发，微处理器（CPU）、片上系统（SoC）、现场可编程逻辑集成电路（FPGA）、存储器件（SRAM/PROM）、模数/数模转换器（ADC/DAC）、总线电路、接口及驱动电路、逻辑电路、射频及微波电路、电源管理芯片、专用集成电路（ASIC）、分立器件、导航芯片组、二极管\三极管的设计
IGLOO® 和 ProASIC®3 FPGA - Microchip 技术
与同等的 ProASIC3 器件相比，ProASIC3L 系列 Microchip Flash FPGA 可大幅降低动态功耗 40%，静态功耗 50%。这些节能效果与性能、密度、真正的单芯片、低至 1.2V 的 I/O 操作、可重新编程性和高级功能相结合。使用 Flash*Freeze 技术，用户可以即时关闭动态电源并将器件切换到静态模式，而无需关闭时钟或电源，同时保留器件的内部状态。• 逻辑密度从 7K LE 到 35K LE • 1 Kbit 片上可编程非易失性 FlashROM 存储器 • 1.2V–1.5V 操作 • 基于最多 6 个集成 PLL 的时钟调节电路 • 最多 504 Kbit 的真正双端口 SRAM • 最多 620 个用户 I/O • 最佳设计安全性
基于 FPGA 的系统的动态可靠性管理
FPGA 的辐射耐受性是一个重要的研究领域，特别是对于航空航天和卫星任务中使用的电子设备的可靠计算。这项研究的动机是由于辐射粒子引起的单粒子效应导致 FPGA 硬件可靠性下降。冗余是一种常用的技术，可以增强辐射敏感应用的容错能力。但是，冗余会带来过多的面积消耗、延迟和功耗方面的开销。此外，冗余电路实现的结构和资源使用情况会随着冗余插入算法以及使用的冗余级数而变化。辐射环境在任务的运行时间跨度内会根据轨道和空间天气条件而变化。因此，还应在运行时根据当前辐射水平优化冗余引起的开销。在本文中，我们提出了一种称为动态可靠性管理 (DRM) 的技术，该技术利用辐射数据，对其进行解释，选择合适的冗余级别，并执行运行时重新配置，从而改变目标计算模块的可靠性级别。DRM 由两部分组成。DRM 的设计时工具流生成具有不同性能因子大小的电路各种冗余实现库。运行时工具流在利用辐射/错误率数据的同时，选择所需的冗余级别并使用相应的冗余实现重新配置计算模块。DRM 的两个部分都已通过各种基准测试的实验进行了验证。我们从这次实验中得出的最重要发现是，通过使用 DRM 的部分重新配置功能，可以将性能提高数倍，例如，与静态可靠性管理技术相比，我们的数据分类器和矩阵乘法器案例研究的性能结果分别提高了 7.7 倍和 3.7 倍。因此，DRM 允许在应用程序运行时在计算可靠性和性能开销之间保持适当的权衡。
基于OpenCL的设计的FPGA仪器框架
摘要通过使用开放的计算语言（OPENCL）提高了对高性能重新确定异质计算（HPRHC）系统的生产率。但是，在可编程的门阵列（FPGA）中，OpenCL编译器生成的硬件可能会导致严重的性能瓶颈解决方案。问题是由于生成的NetList细节杂乱无章的事实，使它们大部分不可读取，并且仅对设计师而言仅部分可见。本文提出了一种FPGA仪器方法和一个新的框架，用于提取基于OpenCL的设计的FPGA周期 - 准确的时间表演。结果清楚地表明，基于OPENCL的设计的选择执行模型在未正确实现时会强烈影响时间性能。我们的框架是在包含CPU和两个ARRIA10 FPGA的HPRHC平台上实现的，并通过各种具有不同复杂性的基准进行评估。在报告的基准测试后，一个插入仪器的平均逻辑开销是自适应查找表（ALUTS）总量的0.2％，而FPGA中总寄存器的0.1％。此资源利用率比最佳先前发表的作品中报告的资源低1.5至六倍。还可以通过插入多达50个乐器来评估框架的可伸缩性。实验结果表明，当插入50个仪器时，每工具的平均逻辑利用率为0.19％的Alut和0.17％的寄存器。
基于 FPGA 的 YOLO 可重构 CNN 加速器
摘要 卷积神经网络（CNN）在图像处理领域得到了广泛的应用，基于CNN的目标检测模型，如YOLO、SSD等，已被证明是众多应用中最先进的。CNN对计算能力和内存带宽要求极高，通常需要部署到专用的硬件平台上。FPGA在可重构性和性能功耗比方面具有很大优势，是部署CNN的合适选择。本文提出了一种基于ARM+FPGA架构的带AXI总线的可重构CNN加速器。该加速器可以接收ARM发送的配置信号，通过分时方式完成不同CNN层推理时的计算。通过结合卷积和池化操作，减少卷积层和池化层的数据移动次数，减少片外内存访问次数。将浮点数转换为16位动态定点格式，提高了计算性能。我们分别在 Xilinx ZCU102 FPGA 上为 COCO 和 VOC 2007 上的 YOLOv2 和 YOLOv2 Tiny 模型实现了所提出的架构，在 300MHz 时钟频率下峰值性能达到 289GOP。
Makro Group 的 BMTI FPGA 目录
测试、封装及故障分析、专用元器件生产线。该院已通过GJB9001B-2009质量体系认证、军工大规模集成电路生产线认证、军用标准二极管、三极管生产线认证、安全健康体系认证、环境保护体系认证。该研究所是航天微电子技术领域的主要研究所，专注于单片集成电路、微系统及模块生产，半导体分立器件开发，微处理器（CPU）、片上系统（SoC）、现场可编程逻辑集成电路（FPGA）、存储器件（SRAM/PROM）、模数/数模转换器（ADC/DAC）、总线电路、接口及驱动电路、逻辑电路、射频及微波电路、电源管理芯片、专用集成电路（ASIC）、分立器件、导航芯片组、二极管\三极管的设计