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异构小芯片的设计和技术空间 - ...
HPC 市场上的各种产品已经采用异构集成，根据功能进行分解，混合工艺节点，或集成多个计算芯片来扩展计算资源。随着对 chiplet 集成的需求越来越大，最近出现了通过 ODSA、UCIe、OIF 等对 die-to-die 接口进行标准化以实现插入式解决方案来构建 chiplet 生态系统的努力，而之前的应用则采用专有的 die-to-die 解决方案。最近，chiplet 行业增加了 UCIe 的权重。除了 die-to-die 接口 IP 和标准的开发之外，代工厂和 OSAT 开发的先进封装技术（2.5D/3D 封装）也为实现需要高带宽和低延迟 die-to-die 接口的 chiplet 集成做出了重大贡献，以满足系统扩展的需求。
用于白蛋白和 pH 多化学传感的双峰“传感器芯片”平台
提出并实验验证了一种灵活的多模态化学传感平台新概念“传感器芯片”。该概念的灵感来自于大规模集成电路 (LSI) 的最新趋势，即通过 LSI“芯片”快速实现高功能性。作为概念验证，通过由两个具有微电极阵列 (MEA) 的平面“传感器芯片”组成的双模态装置展示了 pH 值和白蛋白传感。使用表面微加工、深反应离子刻蚀 (RIE) 和随后的化学功能化，制造、功能化、集成和测试了两个 8 ×16 mm 2 Si 芯片，其中有十三个金 (Au) 和氧化铟锡 (ITO) 微电极，最大电极尺寸为 512 × 512 µm 2。结果表明，提出的概念能够集成多种模式而不会牺牲灵敏度。 关键词
基于芯片的 3D Systems 的光子中介层工艺集成
摘要 — 为了突破电气链路的带宽和延迟限制，高性能计算集成的下一个突破最终将通过光子技术和片上光网络 (ONoC) 实现。这项工作介绍了 ONoC 的整体架构，并报告了在 200 mm Leti 平台上 SOI 晶圆上的 Si 光子中介层的详细集成和制造。已成功实现了在 1310 nm 波长下工作的有源光子电路、12 µm 直径 100 µm 高度的硅通孔 (TSV) 中间工艺、带有 µ 柱的四层金属后端线路 (BEOL) 和加热器上方带有热腔的背面重分布层。横截面的形态表征评估了工艺发展和集成结果。在有源光子末端和 TSV / BEOL 工艺之后，在肋和深肋结构上测量的光传播损耗以及在单偏振光栅耦合器 (SPGC) 结构上的插入损耗均未显示偏差。 TSV 中间电阻经评估低于 22 mΩ，成品率大于 95%。最后，讨论了功能性 ONoC 系统所需的所有单个工艺块，尤其是环形调制器，以及它们成功优化的协同集成。
逻辑和记忆chiplets的玻璃插座器集成
摘要 - 与硅相比，与2.5D异质整合的令人信服的选择已成为令人信服的选择。它允许以低成本直接安装在顶部的嵌入式模具与传统的翻转芯片模具之间的3D堆叠配置。此外，玻璃中的互连螺距和通过玻璃（TGV）直径与硅中的对应物相当。在这项研究中，我们研究了玻璃间插座提供的3D堆叠的功率，性能，面积（PPA），信号完整性（SI）和功率完整性（PI）优势（PI）优点。我们的研究采用了chiplet/封装共同设计方法，从RISC-V chiplets的RTL描述到最终的图形数据系统（GDS）布局，利用TSMC 28NM用于chiplets和Georgia Tech的Interposer的Georgia Tech的3D玻璃包装。与硅相比，玻璃插入器的面积降低了2.6倍，电线长度降低了21倍，全芯片功耗降低了17.72％，信号完整性增加了64.7％，功率完整性提高了10倍，热量增加了35％。此外，我们通过3D硅技术提供了详细的比较分析。它不仅突出了玻璃插入器的竞争优势，而且还为每个设计的潜在局限性和优化机会提供了重要的见解。
FireLink：一种面向Chiplet 设计空间探索的评估框架
设计体系结构说明类DesignConfig（new Constellation（Nocparams（topology =（），ChannelParamgen =（），RoutingRelation =（））…）++ new Rockettile（）++ new L2Banks（）
向小芯片迈进 - 开放欧洲先进封装和微集成工业代工厂 –
Chiplet 架构框架可定制的 Chiplet 模板包括：• 基于 NoC 的架构和通用 D2D 接口• Bring-Up、Chiplet 组件的安全启动• DfM / DfT - JTAG BSCAN、系统监视器• 安全与保障设计 – Caliptra、CE• 立法法规 – EU EU ESPR、EU Data Act、EU ESG 法律• 数字产品通行证 – 数字铭牌、UID、RAMI 4.0
光子芯片互连通过3D-Nanoprinted interposer
在过去的几十年中，已经使用多种不同的波导材料研究了光子综合电路（PIC），并且每种都在特定的关键指标中脱颖而出，例如有效的光发射，低传播损失，高电位效率和批量产生的潜力。尽管进行了持续的研究，但每个平台都表现出继承的缺点，结果刺激了混合和异质整合技术的研究，以创建更强大的跨平台设备。这是结合每个平台的最佳属性；但是，它需要针对材料系统的每种不同组合的特殊设计和其他制造过程的专门开发。在这项工作中，我们提出了一种新型的混合整合方案，该方案利用3D-Nanoprint的插入器实现光子chiplet互连系统。此方法代表了一个通用解决方案，可以很容易地在任何材料系统的芯片之间进行杂交，每个材料系统都在其自己的技术平台上制造，更重要的是，单个芯片的既定过程流程没有变化。开发出具有亚微米准确性的快速印刷过程，以形成芯片耦合框架和纤维引导漏斗，实现高达5：2的模式场差异（MFD）转换率（从SMF28光纤到4 µm×4 µm模式在Polymer waveide中，我们的知识尺寸为afters afters to Propuly Waverguide smf28纤维到4 µm×4 µm模式）纳米折叠成分。此外，我们在1480 nm至1620 nm之间的140 nm波长范围内，在硅和INP芯片之间证明了具有2.5 dB的死与DIE耦合损失的光子芯片互连系统。该混合集成计划可以桥接不同的波导材料，从而支持更全面的跨平台集成。
UCIe 2.0 规范：推进封装芯片创新的开放生态系统
− 访问最终规范（例如：1.0、1.1、2.0 等）− 按照协议中概述的 IP 保护实施 − 有权参加董事会确定的公司贸易展览或其他行业活动 − 参与技术工作组 − 影响技术方向 − 访问中级（点级）规范 − 每年半数董事会成员任期结束时，选举进入发起人级别/董事会
-0.5cmATPlace2.5D：用于大规模2.5D-IC的分析热感知芯片布局框架
消费电子产品的激增催化了 2.5D 集成电路 (2.5D-IC) 的发展。随着这些系统规模扩大并集成更多芯片，芯片设计工具（尤其是自动芯片布局）的重要性日益显现。然而，之前的研究并未充分考虑芯片的独特特征，遇到了与线长质量低和可扩展性差有关的挑战。此外，2.5D-IC 中明显的高温问题尚未得到彻底解决，表明缺乏热感知设计探索。针对这一问题，本文提出了 ATPlace2.5D，一种用于大规模 2.5D-IC 的分析性热感知芯片布局框架。它可以与创新的基于物理的紧凑热模型相结合，提供平衡线长和温度的解决方案，位于最优帕累托前沿。实验结果表明，AT-Place2.5D 可在几分钟内处理超过 60 个 chiplet，在最高温度和总走线长度方面均比 TAP-2.5D 高出 5%，在热感知布局方面高出 42%，速度提升 23 倍，有望推动 2.5D-IC 的成熟和广泛应用。
最新协议旨在推进芯片封装的热压和混合键合方法
小芯片将 SOC 分解成复合部件，从而形成更小的芯片，然后可以将其封装在一起作为单个系统运行，从而提供潜在的优势，包括提高能源效率、缩短系统开发周期和降低成本。然而，在 AI 计算快速创新的推动下，需要封装方面的进步才能更快、更高效地将小芯片从研究转移到量产。