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World File Search System乘法器
采用快速承载式高速（7,2）压缩机...
摘要 —快速二进制压缩器是许多基本数字计算单元的主要组成部分。本文提出了一种具有快速进位生成逻辑的高速 (7,2) 压缩器。进位生成逻辑基于排序网络，它可以在 2 个逻辑级内生成进位位，而不是像以前的教科书全加器那样需要 3 个级。与调整后的全加器逻辑配合，提出的 (7,2) 压缩器仅使用 11 个基本逻辑级即可实现。在具有 7 行 8 列的二进制数组中测试了这种新设计，结果表明该设计比以前的设计具有更高的性能。该方法适用于乘法设计或其他密码硬件模块中的高性能情况。索引术语 —(7,2) 压缩器、乘法器、全加器、排序网络
神经形态应用的随机计算 - NSF-PAR
超过了现成的 CPU（例如 Cerebras 的 400,000 核 CS-1 晶圆级引擎 [2]）和用于资源受限系统的小型 NN 解决方案，其主要优势是面积和功耗效率。本期特刊致力于基于随机计算 (SC) 范式的 NN 硬件实现 [3]，[4]。虽然本质上是数字化的，但 SC 提供了模拟计算所具有的几个优势：某些原语的实现非常紧凑且节能——包括 NN 中普遍存在的乘法器和加法器——并且与传感器和执行器具有天然兼容性。此外，SC 没有位有效性的概念，因此相对而言具有容错性。机器学习和模式识别是 20 世纪 60 年代 SC 最初发展的主要驱动力 [3]，但当时的研究人员未能实现可扩展性和大规模采用。
Telkomnika电信计算电子和控制
许多系统，包括数字信号处理器，有限脉冲响应（FIR）过滤器，特定于应用程序的集成电路和微处理器，请使用乘数。在当前技术趋势中，对低功率乘数的需求每天逐渐上升。在这项研究中，我们基于携带选择加法器（CSA）的4×4华莱士乘数，该乘法器使用的功率较少，并且比现有乘数具有更好的功率延迟产品。HSPICE工具用于模拟结果。与传统的基于CSA的乘数相比，功耗为1.7 µW，功率延迟产品（PDP）为57.3 fj，结果表明，Wallace Multipleer设计采用了CSA，其CSA具有首先零查找逻辑（FZF）逻辑的CSA，其功率最低1.4 µW和PDP的功率最低。
2021可再生能源标准合规性报告（...
科罗拉多州公用事业委员会（“委员会”）规则3659（a）指出，可再生能源信用（“ REC”）可用于遵守Res。规则将每个REC定义为意味着全套非能量属性的合同权利，包括任何和所有信用，福利，减少，偏移和津贴，否则有资格的，直接归因于从合格的能源资源中产生的特定电能。一个rec是由符合条件的能源产生的一个兆瓦小时（“ MWH”）的造成的。根据法规，某些合格的能源资源有资格获得REC乘数，从而使这些资源中的一个MWH可以产生多个REC，以符合RES。参议院法案13-252修改了REC乘数，以消除合格能源的REC乘法器，该资源在2015年1月1日之后开始运营。
数字计算机通讯。第 5 卷，第 3 期
存储容量和编程多功能性。所有内部操作都采用二进制系统，基本字长为 36 位。指令代码是一个双地址系统，利用 6 位命令和两个 1/5-1ait 地址组成一个单阶字。四类存储单独寻址，包括 16,384 个字的磁鼓存储、1024 个字的静电存储以及商乘法器寄存器和累加器。累加器是乘积形成的两倍长度。提供四个磁带单元用于补充存储。信息以块的形式传输到这些磁带和从这些磁带传输。负数以 1 的补码系统表示，基数 poliL 被认为是固定在字的低阶端。可以获得多种终端设备，基本上包括光电磁带阅读器、直接连接的打字机和高速磁带打孔机。可选设备可能包括打孔卡设备、在线电传通信电路和各种模拟设备。
adau1701.pdf - ADI 公司
28/56 位、50 MIPS 数字音频处理器 2 个 ADC：SNR 为 100 dB，THD + N 为 −83 dB 4 个 DAC：SNR 为 104 dB，THD + N 为 −90 dB 完全独立操作 从串行 EEPROM 自引导 带有 4 输入多路复用器的辅助 ADC，用于模拟控制 用于数字控制和输出的 GPIO 可通过 SigmaStudio 图形工具进行完全编程 28 位 × 28 位乘法器，带有 56 位累加器，可实现全双精度处理 时钟振荡器，用于从晶振生成主时钟 PLL，用于从 64 × f S 、256 × f S 、384 × f S 或 512 × f S 时钟生成主时钟 灵活的串行数据输入/输出端口，具有 I2S 兼容、左对齐、右对齐和 TDM 模式 支持高达 192 kHz 的采样率与 3.3 V 系统兼容的电压调节器 48 引线、塑料 LQFP
tms320第二代数字信号处理器
80 ns 指令周期时间 544 字片上数据 RAM 4K 字片上安全程序 EPROM (TMS320E25) 4K 字片上程序 ROM (TMS320C25) 128K 字数据/程序空间 32 位 ALU/累加器 16 16 位乘法器，乘积为 32 位 用于数据/程序管理的块移动 重复指令以有效利用程序空间 用于直接编解码器接口的串行端口 用于同步多处理器配置的同步输入 用于与慢速片外存储器/外设通信的等待状态 用于控制操作的片上定时器 单 5V 电源 封装：68 引脚 PGA、PLCC 和 CER-QUAD 用于 EPROM 编程的 68 至 28 引脚转换适配器插座 提供商用和军用版本 NMOS 技术： — TMS32020 200 纳秒周期时间 . . . . . . . . CMOS 技术： — TMS320C25 100 纳秒周期时间 . . . . . . . . — TMS320E25 100 纳秒周期时间 . . . . . . . . — TMS320C25-50 80 纳秒周期时间 . . . . .
R19 技术硕士十/十
高级数字系统设计 (PC – I) 单元 - I 处理器算法：二进制补码系统 - 算术运算；定点数系统；浮点数系统 - IEEE 754 格式，基本二进制代码。单元 - II 组合电路：CMOS 逻辑设计，组合电路的静态和动态分析，时序风险。功能块：解码器、编码器、三态设备、多路复用器、奇偶校验电路、比较器、加法器、减法器、进位超前加法器 - 时序分析。组合乘法器结构。单元 - III 序贯逻辑 - 锁存器和触发器，序贯逻辑电路 - 时序分析（建立和保持时间），状态机 - Mealy & Moore 机，分析，使用 D 触发器的 FSM 设计，FSM 优化和分区；同步器和亚稳态。 FSM 设计示例：自动售货机、交通信号灯控制器、洗衣机。单元 - IV 使用功能块进行子系统设计 (1) - 设计（包括时序分析）不同复杂程度的不同逻辑块，主要涉及组合电路：
230 V/250 W、Hi-η 无传感器无刷直流电机驱动器（大容量电容器减少 30%）参考设计 (Rev. A)
TI MSP430™ 系列超低功耗 MCU 由多种设备组成，这些设备具有针对各种应用的不同外设集。该架构结合了五种低功耗模式。该设备具有强大的 16 位精简指令集计算 (RISC) CPU、16 位寄存器和常数生成器，有助于实现最大代码效率。数控振荡器 (DCO) 允许设备在不到 5 µs 的时间内从低功耗模式唤醒到活动模式。 MSP430F51x2 系列是微控制器配置，具有两个 16 位高分辨率定时器、两个通用串行通信接口 (USCI) USCI_A0 和 USCI_B0、一个 32 位硬件乘法器、一个高性能 10 位 200 ksps 模数转换器 (ADC)、一个片上比较器、一个三通道直接存储器访问 (DMA)、5V 容限 I/O 和最多 29 个 I/O 引脚。定时器事件控制模块将不同的定时器模块相互连接，并将外部信号路由到定时器模块。该器件能够以高达 25 MHz 的系统频率工作。该器件的工作温度为 –40°C 至 85°C。
用于估计 CNN 加速器硬件指标的高级建模框架
摘要 — 由于 GPU 具有针对 CNN 运算符量身定制的架构，因此它成为卷积神经网络 (CNN) 训练和推理阶段的参考平台。然而，GPU 是耗电极高的架构。在能耗受限的设备中部署 CNN 的一种方法是在推理阶段采用硬件加速器。由于其复杂性，使用标准方法（如 RTL）对 CNN 的设计空间探索受到限制。因此，设计人员需要能够进行设计空间探索的框架，该框架可提供准确的硬件估算指标来部署 CNN。这项工作提出了一个探索 CNN 设计空间的框架，提供功耗、性能和面积 (PPA) 估算。该框架的核心是一个系统模拟器。系统模拟器前端是 TensorFlow，后端是从硬件加速器的物理合成（而不仅仅是从乘法器和加法器等组件）获得的性能估算。第一组结果评估了使用整数量化的 CNN 精度、物理综合后的加速器 PPA 以及使用系统模拟器的好处。这些结果允许进行丰富的设计空间探索，从而能够选择最佳的 CNN 参数集以满足设计约束。