亚稳态

亚稳态和同步器：教程 - Typeset.io

主锁存器如何进入亚稳态？考虑图 2 左侧的触发器。假设时钟为低，节点 A 为“1”，输入 D 从“0”变为“1”。结果，节点 A 下降，节点 B 上升。当时钟上升时，它会断开节点 A 的输入并关闭 A—B 循环。如果 A 和 B 恰好在其亚稳态水平附近，则它们需要很长时间才能偏离合法数字值，如下所示。事实上，一个定义是，如果触发器的输出变化晚于标称时钟到 Q 传播延迟 (t pCQ )，则触发器一定是亚稳态的。我们可以通过调整时钟和数据的相对时序来模拟这种效果，直到获得所需的结果，如图 3 所示。顺便说一句，触发器的其他时序不当的输入（异步复位、清除，甚至由于时钟门控不良导致的时钟脉冲太短）也可能导致亚稳态。