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人工智能崛起：人工智能如何塑造全球......
13 Toews，“AI 芯片的地缘政治将决定 AI 的未来”。14 Tarasov，“苹果芯片实验室内部，这是该公司几十年来最“深刻变革”的发生地”；路透社，“彭博新闻报道，苹果计划以专注于 AI 的 M4 芯片彻底改造 Mac 产品线”。15 Satoh，“AMD 将考虑与台积电合作的“其他”代工厂：首席执行官 - 日经亚洲”。16 路透社，“Nvidia 在 AI 芯片领域的主导地位阻碍了对竞争对手初创企业的投资”。17 高通，“高通在 2023 年骁龙峰会上为设备带来破纪录的生成式 AI | 高通”。18 Michelle Cheng，“Nvidia 最大的客户也是这家 AI 芯片制造商的最大威胁”。19 Michelle Cheng。 20 Bratton，“谷歌的新芯片有望挑战 Nvidia、微软和亚马逊”。21 Bratton。22 Desineni 和 Tuv，“英特尔半导体制造环境中的高价值 AI。英特尔白皮书。”；Wheatley，“英特尔在先进芯片制造工艺方面取得进展，力争在 AI 领域占据一席之地 - SiliconANGLE”。23 路透社，“Nvidia 在 AI 芯片领域的主导地位阻碍了对竞争对手初创企业的投资”。24 Patil 等人，“半导体设计领导地位面临的日益严峻的挑战”。25 Zewe，“麻省理工学院制定战略，帮助美国重新获得半导体超级大国地位”。26 Lin，“在 AI 芯片竞赛中，谷歌 DeepMind 使用 AI 设计专用半导体”。
低功耗、可扩展、兼容 BEOL 的 IGZO TFT eDRAM 电荷域计算
摘要 — 在有限的芯片占用空间和能源供应下，边缘人工智能 (AI) 的快速发展对边缘设备的数据密集型神经网络 (NN) 计算和存储提出了很高的要求。作为一种有前途的节能处理方法，内存计算 (CiM) 近年来在缓解数据传输瓶颈的努力中得到了广泛的探索。然而，片上内存容量较小的 CiM 会导致昂贵的数据重新加载，限制了其在大规模 NN 应用中的部署。此外，先进 CMOS 缩放下增加的泄漏降低了能源效率。在本文中，采用基于铟镓锌氧化物 (IGZO) 薄膜晶体管 (TFT) 的器件电路协同来应对这些挑战。首先，提出了 4 晶体管 1 电容器 (4T1C) IGZO eDRAM CiM，其密度高于基于 SRAM 的 CiM，并且通过较低的器件泄漏和差分单元结构增强了数据保留。其次，利用新兴全通道 (CAA) IGZO 器件的后端 (BEOL) 兼容性和垂直集成，提出了 3D eDRAM CiM，为基于 IGZO 的超高密度 CiM 铺平了道路。提出了包括时间交错计算和差分刷新在内的电路技术，以保证大容量 3D CiM 下的准确性。作为概念验证，在代工厂低温多晶和氧化物 (LTPO) 技术下制造了一个 128 × 32 CiM 阵列，展示了高计算线性度和长数据保留时间。在扩展的 45nm IGZO 技术上的基准测试显示，仅阵列的能效为 686 TOPS/W，考虑外围开销时为 138 TOPS/W。
HS Jatana，科学/工程“SG”组长 – 设计与流程......
他在 BITS Pilani 获得了工程学学士学位（荣誉学位），并曾在 CMC Delhi 担任软件工程师，负责铁路计算机化项目，后来加入 SCL 的 CMOS 部门。他曾在美国加利福尼亚州的罗克韦尔半导体公司工作，参与 R65 系列设备的设计。他曾在 CMOS 的不同领域工作过，在 CMOS 设计、设备测试/特性描述、ATE 上的测试程序开发、硅调试以及几个技术节点的工艺集成/移植方面拥有丰富的经验；从 5µm 到亚微米节点。他还在 AMS Austria 工作了十个月，负责在其代工厂移植 SCL 的 CMOS 工艺。目前，作为 SCL/ISRO 的集团负责人，他管理着四个关键部门：VLSI 设计、工艺开发、光电设备和 MEMS 设计。他在各种 ASIC 和产品的设计方面发挥了重要作用，例如电表芯片、单片电话、12 位 ADC、14 位 DAC、CMOS 成像传感器 CIS、信号处理器、SRAM、LVR、LDO、RAdHARD 设备等。他感兴趣的领域是低功耗 CMOS 设计、DSM 体制下的模拟设计、DSM 时代的工艺增强/优化。他发起了许多新的工艺开发模块，例如 HV、SOI、BiCMOS、带背面减薄的 CCD 工艺技术、用于光子学的 Si 上的 III-V 材料等以及用于相机应用的 APS、超低功耗电路（偏置为几 nA）、轨到轨 OTA、RHDB SRAM 等。
二维材料在电子和光子学中的集成
二维材料的合成需要较高的工艺温度才能获得较高的材料质量，这阻碍了在器件晶圆上直接合成。因此，制造需要将二维材料从专用的生长衬底转移到器件晶圆上。本论文介绍了一种通过晶圆键合转移二维材料的通用方法。该方法的目标是在半导体代工厂的生产线后端集成到电子电路上。该方法的变体是悬挂二维材料的自由悬挂膜，并将层堆叠成二维材料异质结构。二维材料的图案化是器件制造的基本步骤。然而，标准的光刻方法会导致保护性抗蚀剂残留，从而降低器件性能。本论文介绍了一种非接触、无抗蚀剂的方法，通过激光直写和现成的系统以纳米级精度对二维材料进行图案化。金属电极和二维材料之间的电接触电阻显著影响器件的性能。本论文研究了湿度对石墨烯接触电阻和薄层电阻的影响。这一见解对于在无封装或密封包装的环境中操作至关重要。多层铂硒化物 (PtSe 2 ) 是一种半金属二维材料，可在 450 ◦ C 以下合成。本论文展示了通过在器件基板上直接生长将 PtSe 2 光电探测器与硅波导集成。光电探测器在红外波长下工作，这对于集成光子电路很有前景。
欧姆龙助力加州州立大学奇科分校建立新的机电一体化实验室
欧姆龙助力加州州立大学奇科分校建立全新机电一体化实验室 全球自动化技术公司欧姆龙近期通过其在美洲的慈善机构欧姆龙基金会，向加州州立大学奇科分校的机电一体化实验室捐赠了现金和用于当今最先进制造环境的机器人设备。伊利诺伊州霍夫曼庄园，2020 年 2 月 10 日——全球技术和工厂自动化先驱欧姆龙的慈善机构欧姆龙基金会近期向加州州立大学奇科分校（奇科州立大学）捐赠了现金和最先进的机器人设备，用于新建和扩建机电一体化实验室和教室空间。计划中的 2,505 平方英尺的学习环境将配备目前全球下一代工厂正在使用的那种崭新的工业设备。凭借这一激动人心的新进展，奇科州立大学希望吸引更多工程专业的学生对机器人研究产生兴趣，并为他们提供在快速变化的劳动力市场中取得成功所需的技能。欧姆龙美国管理中心董事长兼首席执行官、欧姆龙基金会主席 Nigel Blakeway 表示：“欧姆龙的使命是改善生活、为更美好的社会做出贡献，而这项努力的很大一部分涉及教育今天的学生，以帮助解决明天的问题。我们很荣幸能够帮助下一代机器人人才获得创新和未来发展所需的技能。”
GNN4REL：用于预测电路的图神经网络...
摘要 — 工艺变化和器件老化给电路设计人员带来了巨大的挑战。如果不能准确了解变化对电路路径延迟的影响，就无法正确估计用于防止时序违规的保护带。对于先进技术节点，这个问题更加严重，因为晶体管尺寸达到原子级，既定裕度受到严重限制。因此，传统的最坏情况分析变得不切实际，导致无法容忍的性能开销。相反，工艺变化/老化感知静态时序分析 (STA) 为设计人员提供了准确的统计延迟分布。然后可以有效地估计较小但足够的时序保护带。但是，这种分析成本高昂，因为它需要密集的蒙特卡罗模拟。此外，它需要访问机密的基于物理的老化模型来生成 STA 所需的标准单元库。在这项工作中，我们采用图神经网络 (GNN) 来准确估计工艺变化和器件老化对电路内任何路径延迟的影响。我们提出的 GNN4REL 框架使设计人员能够快速准确地进行可靠性评估，而无需访问晶体管模型、标准单元库甚至 STA；这些组件都通过代工厂的训练整合到 GNN 模型中。具体来说，GNN4REL 是在 FinFET 技术模型上进行训练的，该模型根据工业 14 nm 测量数据进行了校准。通过对 EPFL 和 ITC-99 基准以及 RISC-V 处理器的大量实验，我们成功估计了所有路径的延迟退化（尤其是在几秒内），平均绝对误差低至 0。01 个百分点。
将视觉与硬件保证相结合的一步
来自成像方式的误差以及由于与 IC 样品的物理相互作用而直接导致的误差。由于设计实践和制造 IC 所用材料而在 RE 工作流程中引入的噪声被列为“ 代工厂/节点技术特定 ” 误差源。最后，由于人为相互作用而发生的误差列在“ 人为因素 ” 下。讨论这些噪声源的来源文献还介绍了抑制它的方法。例如，可以通过在 IC 芯片表面沉积薄层导电材料（如碳或铂）来防止与成像相关的误差源中的传导 [18, 11]。为避免冗余，这里不再详细讨论除版图特定误差源之外的各个噪声源。版图特定误差源（例如特征尺寸和接近度）是版图综合和所谓设计规则的直接结果。复杂的几何结构只有在成像方式的分辨率能力范围内才能成像。类似地，彼此靠近放置的结构也可能无法有效解析。简而言之，除非使用较小的视野或高放大倍数，否则这些特征可能会被 SEM 截断。表 1 显示了讨论每个错误源及其解决方法的著作。引用的著作中还提供了全面的模型验证。无法抑制或预防的错误源作为合成图像生成工作流程的一部分，以填充数据集。另一个值得关注的是，用于生成数据集的设计布局选择有限。任何数字设计的基本构建块都是标准单元。它们代表基本逻辑门、更复杂的门（例如全加器）和寄存器，并在整个设计中重复出现。流行的商业 IC 设计工具和开源标准单元库（均由 Synopsys 授权用于生成数据集）用于合成和布局布线高级加密标准 (AES) 设计。这些工具分别遵循 90nm 和 32/28nm 工艺设计套件 (PDK) 中指定的设计规则。
半导体研发原型设施和能力
发布日期：2024 年 3 月 4 日 提交截止日期：2024 年 3 月 29 日 概述 Natcast 是美国国家半导体技术中心 (NSTC) 的 CHIPS 运营商，正在寻求公众意见，以告知 NSTC 拥有或运营的潜在半导体研发设施和能力的要求，以加强半导体和微电子创新生态系统。我们正在寻求社区对研发原型设施和能力的意见。我们要求提供有关 (a) 研发原型设施和能力的类型，以及 (b) 为这些设施和能力的用户提供的价值的意见。在设计和开发研发半导体原型设施方面有很多选择。我们希望确保我们考虑社区对这项重要 NSTC 投资的意见。就本文件而言，我们使用“设施”一词来描述进行研发工作的物理位置，使用“能力”一词来描述用于进行实验和创建半导体原型的流程，无论是完整流程还是部分流程。谁应该回应。本信息请求 (RFI) 寻求可能成为研发原型设施和能力用户的广泛组织的意见，包括无晶圆厂芯片设计公司、代工厂、IDM、材料供应商、设备供应商、设计芯片的系统公司、学术教师和学生、初创公司、小型企业、技术孵化器、政府实验室、联邦资助的研究和开发中心 (FFRDC)、大学应用研究中心 (UARC)、国防工业基地、商业 IP 公司和电子设计自动化 (EDA) 公司。.受访者须知： ● 请回答所有相关问题。没有必要回答所有问题。● 对于大型组织，请确保您咨询直接从事半导体原型设计的同事；我们需要他们的具体意见。● Natcast 预计将就 NSTC 服务的不同方面发布其他 RFI。未来的 RFI 可能会侧重于供应方，即社区中的哪些成员有兴趣为 NSTC 提供原型设计设施。
2020 年第二季度新加坡经济表现
2020 年 8 月 11 日。贸易和工业部 (MTI) 今天将新加坡 2020 年 GDP 增长预测从“-7.0 至 -4.0%”缩窄至“-7.0 至 -5.0%”。2020 年第二季度经济表现新加坡经济在第二季度同比收缩 13.2%，较上一季度 0.3% 的收缩幅度进一步恶化。GDP 下降是由于新加坡从 2020 年 4 月 7 日至 6 月 1 日实施的断路器 (CB) 措施，以减缓 COVID-19 的蔓延，以及 COVID-19 大流行引发的全球经济衰退导致的外部需求疲软。经季节性调整后的季度环比增长 13.1%，降幅大于第一季度 0.8% 的降幅。从行业来看，制造业同比萎缩 0.7%，扭转了上一季度 7.9% 的增长势头。运输工程、一般制造业和化学品集群的产出下降拖累了制造业产出。相比之下，生物医药制造、电子和精密工程集群的产出有所上升。尤其是电子和精密工程集群，分别受到来自 5G 市场、数据中心和云服务以及领先代工厂的半导体设备等好于预期的需求的支撑。建筑业同比萎缩 59.3%，比上一季度 1.2% 的萎缩幅度更大。这是因为在封锁期间，几乎所有建筑活动都停止了。建筑公司还受到为遏制病毒传播而采取的额外措施（包括限制外籍工人宿舍的活动）导致的人力中断的影响。批发和零售贸易部门同比萎缩 8.2%，比第一季度 5.6% 的降幅还要差，因为批发贸易和零售贸易部门都出现了萎缩。批发贸易部门主要受到机械、设备和用品以及“其他”1 子部门萎缩的影响。与此同时，零售贸易部门受到销售疲软的不利影响，因为大多数零售商在 4 月 7 日至 6 月 18 日期间被禁止在其实体店营业。运输和仓储业同比萎缩 39.2%，比上一季度 7.7% 的降幅还要差。在该行业中，
通过测试访问机制对模拟/混合信号 IC 进行硬件木马攻击
当今集成电路 (IC) 供应链的全球化带来了许多硬件安全问题。其中一个主要问题是硬件木马 (HT) 被纳入部署在安全关键和任务关键型系统中的 IC [1], [2]。HT 是对 IC 的故意恶意修改，旨在泄露有价值的数据、降低性能或导致完全故障，即拒绝服务。HT 可以在不同阶段插入片上系统 (SoC)，例如由不受信任的 EDA 工具提供商、不受信任的 IP 供应商、插入测试访问机制的不受信任的 SoC 集成商或不受信任的代工厂插入。从攻击者的角度来看，目标是设计一个可以逃避光学逆向工程的最小占用空间 HT，以及在罕见条件下激活并隐藏在工艺变化范围内的隐身 HT，从而逃避通过传统制造测试检测。 HT 设计由两部分组成，即触发器和有效载荷机制。可能的 HT 种类繁多，从简单到非常复杂的攻击模式不等。最简单的 HT 是组合电路，用于监控一组节点，在罕见节点条件同时发生时生成触发器，随后，一旦触发器被激活，有效载荷就会翻转另一个节点的值。更复杂的 HT 包括硅磨损机制 [3]、隐藏侧通道 [4]、改变晶体管有源区域中的掺杂剂极性 [5]、从受害线路中抽取电荷 [6] 等。从防御者的角度来看，根据插入 HT 的阶段，有几种途径可以提供针对 HT 的弹性。对策可以分为硅前和硅后 HT 检测和信任设计 (DfTr) 技术。硅前 HT 检测技术包括功能验证和形式验证。硅片后 HT 检测技术包括光学逆向工程、旨在通过应用测试向量来揭示 HT 的功能测试，以及旨在通过 HT 对参数测量（即延迟、功率、温度等）的影响来揭示 HT 的统计指纹识别。DfTr 技术包括