倍频率

逻辑平台上氧化物半导体增益单元存储器的设计指南

摘要 — 我们为氧化物半导体 (OS) 晶体管提供自上而下和自下而上的设计指南，这些晶体管针对逻辑平台上的增益单元存储器进行了优化。利用高密度、高带宽的片上增益单元存储器，通过最大限度地减少对片外动态随机存取存储器 (DRAM) 的访问，深度神经网络 (DNN) 加速器的执行时间可缩短 51-66%。为了平衡保留时间和存储器带宽（自上而下），选择原子层沉积 (ALD) 氧化铟锡 (ITO) 晶体管（自下而上）。经实验优化的器件表现出低关态电流（V GS = -0.5 V 时为 2 × 10 -18 A/µ m）、良好的导通电流（电源 < 2 V 时为 26.8 µ A/µ m）、低亚阈值摆幅 (SS)（70 mV/dec）和良好的迁移率（27 cm 2 V -1 s -1）。利用优化后的器件，在28nm节点、V DD = 0.9 V条件下模拟了一个64行（WL）×256列（BL）的增益单元存储器宏。模拟结果表明，混合OS-Si增益单元存储器实现了0.98倍频率和3倍静态随机存取存储器（SRAM）密度，而OS-OS增益单元存储器预计以N层3-D堆叠在0.5倍频率和N乘以1.15倍SRAM密度下工作。