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倒装芯片底部填充 RF 特性
摘要 为了开发可靠的高速封装，倒装芯片工艺中使用的底部填充材料的特性分析变得越来越重要。底部填充材料通常是一种环氧树脂基材料，可为封装上的集成电路 (IC) 提供热和结构优势。由于如此多的输入和输出 (IO) 彼此靠近，封装上的集成电路可能会出现意外的信号和电源完整性问题。此外，芯片封装只能支持最高频率的信号，在此频率下噪声耦合（例如串扰、开关噪声等）会导致系统故障。垂直互连（例如通孔和焊料凸块）是噪声耦合的主要来源。在每个信号网络之间插入接地参考是不切实际的。对于焊料凸块，噪声耦合取决于底部填充材料的介电常数。因此，表征底部填充材料的介电常数有助于预测信号和电源完整性问题。这种液体或半粘性材料通常通过浸入材料中的开端同轴探针的简单边缘电容模型来表征。但是，开口同轴方法不如基于谐振器的方法准确。需要一种方法来准确提取高频下液体或半粘性材料的介电常数。所提出的方法使用实壁腔体谐振器，其中谐振器用底部填充材料填充并固化。介电特性分析是一个复杂的过程，其中必须了解或准确测量腔体的物理特性。这包括导体的电导率、导体的粗糙度、腔体的尺寸和端口引脚位置。本文讨论了在使用腔体谐振器表征介电体时遇到的一些挑战。这种表征方法也可用于表征其他感兴趣的材料。关键词介电体、倒装芯片、介电常数、谐振器、底部填充。
柔性基板上薄硅片的倒装芯片组装
减薄硅芯片在柔性基板上的倒装芯片组装 Tan Zhang、Zhenwei Hou 和 R. Wayne Johnson 奥本大学 阿拉巴马州奥本 Alina Moussessian 和 Linda Del Castillo 喷气推进实验室 加利福尼亚州帕萨迪纳 Charles Banda 物理科学实验室 摘要 将减薄硅芯片（25-100 µ m）组装到柔性基板上为从智能卡到太空雷达等各种应用提供了超薄柔性电子产品的选择。对于高密度应用，可以通过堆叠和层压预组装和测试的柔性层然后处理垂直互连来制造 3-D 模块。本文介绍了将减薄芯片倒装芯片组装到聚酰亚胺和液晶聚合物 (LCP) 柔性基板上的工艺。已经开发出两种用于聚酰亚胺和 LCP 柔性基板的组装方法。在第一种方法中，将焊料凸块芯片回流焊接到图案化柔性基板上。需要使用夹具在回流期间保持柔性基板平整。回流之后是底部填充分配和固化。底部填充分配工艺对于避免底部填充流到薄硅片顶部至关重要，我们将在下文中讨论这一工艺。在第二种方法中，通孔通过聚酰亚胺或 LCP 蚀刻，露出接触垫的底面。将焊膏挤入通孔，回流并清洗，在通孔中形成焊料“凸块”。对浸焊产生的具有低轮廓焊料凸块的芯片进行焊剂处理、放置和回流。然后对芯片进行底部填充。这种方法可降低总组装厚度。简介为了满足单芯片和堆叠芯片封装中不断降低的轮廓要求，正在开发薄芯片的组装工艺。1-4 柔性基板（25-50 µ m）提供了一种进一步减小封装厚度的方法。减薄的 Si-on-flex 结构也有利于太空应用。减薄的 Si 虽然易碎，但也很灵活。减薄的 Si-on-flex 可以卷成管状进行发射，并在太空中展开，从而形成带有集成电子设备的大面积天线。组装减薄的 Si-on-flex 必须解决的问题包括：基板设计和制造、减薄后的凸块、芯片处理、回流期间的基板平整度和底部填充分配。这些将在以下章节中讨论。基板本工作中使用了两种柔性基板材料：聚酰亚胺和液晶聚合物 (LCP)。LCP 特性包括 100GHz 下的良好介电性能、低吸湿性和极低的透湿性。5-13 LCP 的热膨胀系数 (CTE) 可以在 LCP 薄膜的双轴挤出过程中控制。市售薄膜的 CTE 为 8 和 17ppm/o C。在本工作中使用 8ppm/o C LCP 薄膜。在用于倒装芯片组装的传统柔性基板设计中，铜芯片连接点的图案化位置与芯片组装位置在柔性薄膜的同一侧（图 1）。阻焊层用于定义可焊焊盘区域（顶面设计）。另一种方法是蚀刻聚酰亚胺或 LCP 通孔，露出铜焊盘的底面（背面设计）。通孔通过激光钻孔或反应离子蚀刻 (RIE) 制成。倒装芯片从铜图案的对面组装（图 2），从而无需阻焊层并减小了总厚度。这种方法的另一个优点（低轮廓凸块）将在后面介绍。顶面聚酰亚胺基板由约翰霍普金斯大学应用物理实验室制造，而激光钻孔背面 LCP 设计由 STS ATL 公司制造。背面 (RIE) LCP 和聚酰亚胺基板由奥本大学制造。只需一层金属即可布线菊花链芯片互连图案。
高可靠性应用中的细间距铜柱倒装芯片
摘要 — 为满足对小型天线、更高性能和更低成本的需求，大多数下一代架构都要求更高的集成电路 (IC) 芯片集成度。与传统封装配置相比，2.5D 和 3D 等先进芯片封装技术提供了更高的芯片兼容性和更低的功耗。鉴于这些优势，采用先进封装是不可避免的。在先进封装中，铜柱互连是一项关键的支持技术，也是下一个合乎逻辑的步骤。该技术提供了多种优势，包括提高抗电迁移能力、提高电导率和热导率、简化凸块下金属化 (UBM) 和提高输入/输出 (I/O) 密度。铜柱允许的细间距有助于该技术取代焊料凸块技术，后者的最小间距约为 40 微米。更细的间距允许更高的 I/O 数量，从而提高性能。在本研究中，成功展示了在高密度中介层上超薄单片微波集成电路 (MMIC) 氮化镓 (GaN) 细间距铜柱倒装芯片组件的组装。使用 150 毫米间距铜柱倒装芯片，评估了有机印刷电路板 (PCB) 和硅中介层的组装工艺，并评估了化学镀镍浸金 (ENIG) 和共晶锡铅焊盘表面处理。对于 2D/2.5D/3D 组装工艺开发，使用了标准的内部拾取和放置工具，然后进行大规模焊料回流，最后进行底部填充以进行可靠性测试。互连稳健性由芯片拉力强度、助焊剂冲压调查和横截面决定。完成了 GaN 铜柱倒装芯片 2D 组装的完整可靠性和鉴定测试数据，包括 700 次温度循环和无偏高加速温度/湿度应力测试 (UHAST)。将铜柱技术添加到 GaN MMIC 芯片中，将 GaN Cu 柱技术集成到 2.5D/3D 封装技术中，并在中介层级评估 GaN Cu 柱互连可靠性都是这项工作的独特之处。
倒装芯片芯片到晶圆键合回顾
在本文中，我们考虑了对于 D2W 键合，封装集成商可以使用几种键合技术，从焊球到底部填充 TCB 和混合键合。讨论了各种特定的应用差距和技术载体，以强调 HVM 的采用目前还不是交钥匙工程，而与一直占主导地位的成熟引线键合相比，该技术似乎非常年轻。由于特定外形封装尺寸或设备应用对性能的要求很高，代工封装公司或使用内部封装工艺的大型半导体制造商，因此采用年轻的技术需要仔细规划，以解决潜在的差距和障碍，以实现具有成本效益、高产量和可扩展的技术。I/O 密度将受到关键因素的限制，例如键合对准精度、焊盘或凸块尺寸和金属界面、晶圆或载体晶圆形状/翘曲、如果采用了 CMP 技术，界面均匀性、退火和 DT 限制、底部填充特性、凸块金属选择、应力诱导裂纹形成；必须谨慎处理此处未考虑的其他差距和风险，以确保
先进硅节点倒装芯片保护的新范例
本文提供的信息（包括我们产品的使用和应用建议）均基于我们的知识和经验。由于所用材料不同，工作条件也各不相同，我们无法控制，因此我们强烈建议进行大量试验，以测试我们的产品是否适用于所需的工艺和应用。我们对上述信息或任何口头建议不承担任何责任，除非我们因重大过失或虚假意图而承担责任。该信息受版权保护。特别是，任何复制、改编、翻译、存储和处理（包括以电子方式存储或处理）均受版权保护。任何全部或部分利用均须事先获得汉高股份公司和两合公司的书面同意。
凸块尺寸对倒装芯片焊点电流密度和温度分布的影响
采用三维热电分析模拟了共晶SnAg焊料凸点在收缩凸点尺寸时的电流密度和温度分布。研究发现，对于较小的焊点，焊料中的电流拥挤效应显著降低。减少焊料时，热点温度和热梯度增大。由于焦耳热效应，凸点高度为144.7 lm的焊点最高温度为103.15℃，仅比基板温度高3.15℃。然而，当凸点高度降低到28.9 lm时，焊料中的最高温度升高到181.26℃。焊点收缩时会出现严重的焦耳热效应。较小焊点中焦耳热效应较强可能归因于两个原因，首先是Al走线的电阻增加，它是主要的热源。其次，较小凸块中的平均电流密度和局部电流密度增加，导致较小焊料凸块的温度升高。2009 年由 Elsevier Ltd. 出版。
先进封装的当前趋势和挑战
注意：• 此饼形图代表所有先进封装平台（扇入/扇出 WLP、倒装芯片包括 2.5D/3D 和嵌入式芯片）的叠加。• 倒装芯片值作为总产能输入，扇入、扇出、3D 堆叠和嵌入式芯片作为总产量输入。• 客户未提供倒装芯片产量值 – 全球利用率约为产能的 85-90%。
细间距微铟凸块互连倒装芯片键合
铟凸点阵列在量子计算中的应用越来越广泛，因为其对共面性和键合线厚度控制以及高质量电气互连的要求非常严格，红外焦平面阵列 (IR FPA) 显示出对更高分辨率的持续追求，这意味着更小的凸点、更高的密度和更大的表面积，最后，消费市场对 µLED 或 Micro LED 的需求越来越大，这意味着细间距铟互连需要更高的吞吐量。
微倒装芯片焊点热机械疲劳和退火过程中的微观结构粗化
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幻灯片——倒装芯片凸块电迁移可靠性的比较——铜柱、高铅、SnAg 和 SnPb 凸块
倒装芯片凸块电迁移可靠性比较（铜柱、高铅、锡银和锡铅凸块） 倒装芯片凸块电迁移可靠性比较（铜柱、高铅、锡银和锡铅凸块）