XiaoMi-AI文件搜索系统
World File Search System内存占用
电网参与者的稳健和确定性调度
摘要 — 现代电网需要应对日益分散、不稳定的能源以及由电池群组成的虚拟发电厂等新商业模式。这既需要提前一天规划发电厂的大型计划，也需要短期合同来应对预测偏差或适应日内市场的动态。此外，可再生能源的地理分布迫使调度算法具有截然不同的通信链路质量。在本文中，我们提出了轻量级电力交换协议 (LPEP) 的扩展，称为 LPEP++ 。它利用 LPEP 的优势，在可接受的时间内找到具有字符串保证的组合电力供需问题的最佳解决方案，并扩展了长期规划、并行协商的功能并减少了内存占用。此外，我们还展示了它对不稳定通信链路质量的稳健性。索引术语 — 智能电网消息传递、多代理系统、多代理资源分配、电源管理
洛伦佐·帕尔马
论文题目为“基于 IPv6 网状网络的物联网架构研究与实现”。研究课题涉及设计一种创新的无线网状网络系统，该系统具有可移植到不同硬件平台（微处理器+收发器或 SoC）的特点，以及功能块模块化的特点，这些功能块可以独立出来，以减轻协议栈的负担。后者满足对内存占用影响的严格要求，必须考虑到由低成本微控制器和片上系统（减少的 ROM 和 RAM 内存）组成的有限硬件资源以及节点通常必须自供电的事实（路由器节点除外）。所开发的系统的应用范围从电力计量到智能照明，通过用于AAL和环境监测的传感器网络，即所有这些应用都是物联网市场的一部分并为其提供动力。 • 日期（从 – 到）AA 2010/2011 – AA 2011/2012 • 教育或培训机构的名称和类型
ELSE：通过基于行的稀疏性探索实现高效的深度神经网络推理
摘要：受脑启发的计算机架构有助于嵌入式 AI 应用实现低功耗、低延迟的深度神经网络推理。硬件性能主要取决于推理过程中非零激活（即事件）的数量。因此，我们提出了一种新颖的事件抑制方法，称为 ELSE，该方法通过基于线的稀疏性探索来提高推理效率。具体而言，它利用激活图中相邻线之间的空间相关性来减少网络事件。与传统处理相比，ELSE 可将事件触发的计算量在各种网络架构中减少 3.14 ∼ 6.49 ×（用于对象检测）和 2.43 ∼ 5.75 ×（用于姿势估计）。此外，我们表明，将 ELSE 与其他事件抑制方法相结合可以显著提高空间抑制的计算节省量，或将时间抑制的状态内存占用量减少 2 × 以上。后者缓解了时间执行超出真实嵌入式平台资源限制的挑战。这些结果凸显了 ELSE 显著的事件抑制能力及其为 SOTA 方法提供补充性能增强的能力。
DeepFLASH：基于学习的医学图像配准高效网络
本文介绍了 DeepFLASH，一种用于基于学习的医学图像配准的高效训练和推理的新型网络。与从高维成像空间中的训练数据中学习空间变换的现有方法相比，我们完全在低维带限空间中开发了一种新的配准网络。这大大降低了昂贵的训练和推理的计算成本和内存占用。为了实现这一目标，我们首先引入复值运算和神经架构表示，为基于学习的配准模型提供关键组件。然后，我们构建了一个在带限空间中完全表征的变换场的显式损失函数，并且参数化要少得多。实验结果表明，我们的方法比最先进的基于深度学习的图像配准方法快得多，同时产生同样精确的对齐。我们在两种不同的图像配准应用中展示了我们的算法：2D 合成数据和 3D 真实脑磁共振 (MR) 图像。我们的代码可以在https://github.com/jw4hv/deepflash上找到。
使用循环脉冲神经网络从皮质脉冲序列解码手指速度
摘要 — 侵入式皮质脑机接口 (BMI) 可以显著改善运动障碍患者的生活质量。尽管如此，外部安装的基座存在感染风险，因此需要完全植入的系统。然而，这样的系统必须满足严格的延迟和能量限制，同时提供可靠的解码性能。虽然循环脉冲神经网络 (RSNN) 非常适合在神经形态硬件上进行超低功耗、低延迟处理，但它们是否满足上述要求尚不清楚。为了解决这个问题，我们训练了 RSNN 来解码两只猕猴的皮质脉冲序列 (CST) 中的手指速度。首先，我们发现大型 RSNN 模型在解码精度方面优于现有的前馈脉冲神经网络 (SNN) 和人工神经网络 (ANN)。接下来，我们开发了一个微型 RSNN，它具有较小的内存占用、较低的发放率和稀疏连接。尽管计算要求降低了，但生成的模型的性能明显优于现有的 SNN 和 ANN 解码器。因此，我们的结果表明，RSNN 在资源受限的情况下提供了具有竞争力的 CST 解码性能，并且是完全植入式超低功耗 BMI 的有希望的候选者，具有彻底改变患者护理的潜力。索引术语 — 脉冲神经网络、脑机接口、皮质脉冲序列解码、神经形态硬件
T-45C 飞机
版本 1.2.5 – 2022 年 7 月 23 日 重组和优化了包装和模型，重做了 HUD，进行了其他改进 - 为提高效率对图形资产进行了重大重组 - 大幅优化了视频内存占用 - 为 HSI 添加了出发符号 - 删除了未使用的纹理文件 - 修复了 XML 配置中的各种拼写错误 - 删除了 HUD XML 脚本中不必要的代码 - 解决了阻止后座正确操作 VOR/ILS 旋钮的错误 - 重新设计了电气系统 - 完全重做了 HUD 以获得更好的代码和正确的准直 - HUD 倾斜指示器现在根据 NATOPS 在 47.5° 处闪烁 - 增加了与 Asobo 航空母舰实施的兼容性 - 尾钩杆现在与 TOGGLE TAIL HOOK 杆命令相连 - 更改了弹射辅助发射：现在需要按下刹车并松开才能发射 - 更改了发射和恢复代码：不再在任何表面上起作用，但只有当飞机高度与航母甲板兼容时才会起作用 - 将拦阻着陆动力学更改为使其与动态载体兼容
面向未来移动混合的硬件内存管理...
摘要 — 当前移动应用的内存占用量快速增长，对内存系统设计构成巨大挑战。DRAM 主内存不足会导致内存和存储之间频繁的数据交换，这一过程会损害性能、消耗能量并降低典型闪存设备的写入耐久性。另一方面，更大的 DRAM 具有更高的漏电功率并会更快耗尽电池电量。此外，DRAM 的扩展趋势使得 DRAM 在移动领域的进一步增长因成本而变得难以承受。新兴的非易失性存储器 (NVM) 有可能缓解这些问题，因为它的单位成本容量高于 DRAM，并且静态功耗极低。最近，出现了各种 NVM 技术，包括相变存储器 (PCM)、忆阻器和 3-D XPoint。尽管有上述优势，但与 DRAM 相比，NVM 的访问延迟更长，并且 NVM 写入会产生更高的延迟和磨损成本。因此，将这些新内存技术集成到内存层次结构中需要从根本上重新构建传统系统设计。在本研究中，我们提出了一种硬件加速内存管理器 (HMMU)，它在平面地址空间中寻址，并将一小部分 DRAM 保留用于子页块级管理。我们在这个内存管理器中设计了一组数据放置和数据迁移策略，以便我们能够利用每种内存技术的优势。通过用这个 HMMU 增强系统，我们降低了整体内存延迟，同时还减少了对 NVM 的写入。实验结果表明，与未来可能难以维持的全 DRAM 基线相比，我们的设计实现了 39% 的能耗降低，而性能仅下降了 12%。
EEG 运动意象解码：与通道注意机制进行比较分析的框架
摘要。目的本研究的目的是研究各种通道注意力机制在脑机接口 (BCI) 领域用于运动想象解码的应用。通道注意力机制可以看作是传统用于运动想象解码的空间滤波器的强大进化。本研究通过将这些机制集成到一个轻量级架构框架中来系统地比较它们，以评估它们的影响。方法我们精心构建了一个简单而轻量的基线架构，旨在无缝集成不同的通道注意力机制。这种方法与以前的研究相反，以前的研究只研究一种注意力机制，通常构建一个非常复杂、有时是嵌套的架构。我们的框架使我们能够在相同情况下评估和比较不同注意力机制的影响。不同通道注意力机制的轻松集成以及低计算复杂度使我们能够在四个数据集上进行广泛的实验，以彻底评估基线模型和注意力机制的有效性。结果我们的实验证明了我们架构框架的强度和通用性，以及通道注意力机制如何在保持基线架构的小内存占用和低计算复杂度的同时提高性能。意义我们的架构强调简单性，提供通道注意机制的轻松集成，同时保持跨数据集的高度通用性，使其成为脑机接口中 EEG 运动意象解码的多功能高效解决方案。
EEG-TCNet：用于嵌入式运动想象脑机接口的精确时间卷积网络
摘要 —近年来，深度学习 (DL) 对基于脑电图 (EEG) 的运动想象脑机接口 (MI-BMI) 的改进做出了重大贡献。在实现高分类准确率的同时，DL 模型的规模也不断扩大，需要大量的内存和计算资源。这对嵌入式 BMI 解决方案提出了重大挑战，该解决方案应通过本地处理数据来保证用户隐私、减少延迟和低功耗。在本文中，我们提出了 EEG-TCN ET，一种新颖的时间卷积网络 (TCN)，它在只需要少量可训练参数的情况下实现了出色的准确率。其低内存占用和低推理计算复杂度使其适合在资源有限的边缘设备上进行嵌入式分类。在 BCI 竞赛 IV- 2a 数据集上的实验结果表明，EEG-TCN ET 在 4 类 MI 中实现了 77.35% 的分类准确率。通过为每个受试者找到最佳网络超参数，我们进一步将准确率提高到 83.84%。最后，我们在 Mother of All BCI Benchmarks (MOABB) 上展示了 EEG-TCN ET 的多功能性，这是一个包含 12 个不同 EEG 数据集和 MI 实验的大规模测试基准。结果表明，EEG-TCN ET 成功地推广到单个数据集之外，在 MOABB 上的表现比目前最先进的 (SoA) 好 0.25 倍。索引术语 — 脑机接口、运动意象、深度学习、卷积神经网络、边缘计算。
RAPIDx：用于序列比对的高性能 ReRAM 处理内存加速器
摘要 — 基因组序列比对是许多生物应用的核心。测序技术的进步产生了大量的数据，使序列比对成为生物信息学分析的关键瓶颈。现有的比对硬件加速器存在片上内存有限、数据移动成本高、比对算法优化不佳等问题。它们无法同时处理测序机产生的大量数据。在本文中，我们提出了一种基于 ReRAM 的加速器 RAPIDx，使用内存处理 (PIM) 进行序列比对。RAPIDx 通过软硬件协同设计实现了卓越的效率和性能。首先，我们提出了一种适用于 PIM 架构的自适应带状并行比对算法。与原有的基于动态规划的比对相比，所提出的算法显著降低了所需的复杂度、数据位宽和内存占用，而准确性下降却微不足道。然后，我们提出了实现所提算法的高效 PIM 架构。 RAPIDx 中的数据流实现了四级并行，我们在 ReRAM 中设计了一个原位比对计算流，与我们之前的 PIM 设计 RAPID 相比，效率和吞吐量提高了 5.5-9.7 倍。所提出的 RAPIDx 可重新配置为集成到现有基因组分析流程中的协处理器，以增强序列比对或编辑距离计算。在短读比对中，RAPIDx 分别比最先进的 CPU 和 GPU 库提供了 131.1 倍和 46.8 倍的吞吐量改进。与用于长读比对的 ASIC 加速器相比，RAPIDx 的性能高出 1.8-2.9 倍。