本文介绍了基于MOSFET晶体管的零偏置功率探测器的设计和表征,该晶体管从ST-Microelectronics中集成了SIGE 55 nm BICMOS技术。电路的工作频带位于(38-55)GHz范围内,致力于优化5G设备中的功耗。使用该技术中可用的三个NMO类别(GP,LP,HPA),目的是根据不同的NMOS类别设计多个检测器,以比较其性能。此外,设计了基于6 LP晶体管的堆栈的检测器,以增加动态范围。与最近的工作相比,HPA检测器的性能非常好,噪声等效功率值(NEP)3.8 PW/√和67 dB的大动态范围。这些检测器的提取的电压灵敏度值在(850-1400)v/w之间显示了与仿真结果的良好协议。
摘要 — 低功耗(1-20 mW)近传感器计算的最新应用需要采用浮点算法来协调高精度结果和宽动态范围。在本文中,我们提出了一种低功耗多核计算集群,该集群利用跨精度计算的细粒度可调原理,以最低的功率预算为近传感器应用提供支持。我们的解决方案基于开源 RISC-V 架构,将并行化和子字矢量化与专用互连设计相结合,能够在内核之间共享浮点单元 (FPU)。在此架构的基础上,我们提供了全面的软件堆栈支持,包括并行低级运行时、编译工具链和高级编程模型,旨在支持端到端应用程序的开发。我们对周期精确的 FPGA 仿真器上的跨精度集群的设计空间进行了详尽的探索,并改变了内核和 FPU 的数量以最大限度地提高性能。正交地,我们进行了垂直探索,以确定在非功能性要求(工作频率、功率和面积)方面最有效的解决方案。我们对一组代表近传感器处理域的基准进行了实验评估,并通过对功耗进行布局布线后分析来补充时序结果。与最先进的技术相比,我们的解决方案在能源效率方面优于竞争对手,在单精度标量上达到 97 Gflop/s/W 的峰值,在半精度矢量上达到 162 Gflop/s/W。最后,一个实际用例证明了我们的方法在满足精度约束方面的有效性。
摘要 — 本文介绍了一种由辐射无线电力传输供电的无电池蓝牙低功耗 (BLE) 无线传感器节点的设计和特性。作为无线网状网络的一部分,无电池传感器节点经过优化,能够执行物理测量(温度和湿度),并通过无线网络在互联网上共享这些测量数据。它使用 220 µF 的标准电容器作为存储元件,并由专用 RF 源通过辐射无线电力传输进行远程供电。使用 BLE 协议进行主要任务初始化、感测和广播测量数据每项任务仅需要 1.2 mJ 的能量。通过控制 RF 源的辐射功率,可以粗略地控制物理测量的周期性。
摘要。在本文中,我们对Chen等人提出的自行车皮层M4实现进行了单轨攻击。在CHES 2021。自行车是一种键盘塑料机制,是NIST量子后加密标准化过程的候选者。我们通过利用循环函数来攻击,该功能会根据私钥而循环移动数组。Chen等。 实现了此功能的两个版本,一个在C中,一个在汇编中。 我们的攻击使用子跟踪聚类与组合攻击相结合以恢复完整的私钥。 我们在实验中获得了较高的聚类准确性,并提供了处理错误的方法。 我们能够恢复C的所有私钥,而使用我们的技术很难攻击汇编版本,但我们仍然设法将自行车1级安全性从128级降低到65位,以占很大一部分的私钥。Chen等。实现了此功能的两个版本,一个在C中,一个在汇编中。我们的攻击使用子跟踪聚类与组合攻击相结合以恢复完整的私钥。我们在实验中获得了较高的聚类准确性,并提供了处理错误的方法。我们能够恢复C的所有私钥,而使用我们的技术很难攻击汇编版本,但我们仍然设法将自行车1级安全性从128级降低到65位,以占很大一部分的私钥。
摘要 — 生物技术和微电子技术的不断进步不断推动着有源植入式医疗设备(如起搏器)的小型化和功耗极限。植入式起搏器是电池供电的嵌入式系统,其自主性是延长设备寿命的重要制约因素。然而,起搏器的处理器消耗了大部分电池能量,因为它必须实时分析心脏活动。因此,选择合适的 CMOS 技术来制造处理器是至关重要的一点。在此背景下,本文提出了一种主要估算基于 ARM 的处理器功耗的方法。该方法已应用于意法半导体的三种制造技术。仿真结果表明,在温度为 27°C 的情况下,对于 HCMOS9A (1.2 V)、CMOS065 (1 V) 和 FDSOI (1 V) 技术,Cortex-M0+ 消耗的平均漏电功率分别为 300 nW、136 nW 和 486 nW,有效能量分别为 398 µW/MHz、49.9 µW/MHz 和 20.3 µW/MHz。但是,通过将电源电压降低至 0.8 V,FDSOI 技术可以获得与 CMOS065 类似的漏电功耗。最后,在功耗、面积和价格标准方面,CMOS065 似乎是在功耗、面积和成本方面提供最佳折衷的技术,即使温度升高 10°C 会导致这三种技术的平均漏电功率增加 30% 至 54.5%。
摘要 本文介绍并分析了一种专用于 2.4 GHz 无线传感器网络 (WSN) 应用的多模式低噪声放大器 (LNA) 的设计。所提出的无电感器 LNA 采用 28 nm FDSOI CMOS 技术实现,基于共栅极配置,其中嵌入共源级以提高电路的整体跨导。该 LNA 经过专门设计和优化,可解决三种操作模式。重新配置是通过电流调谐以及切换放大晶体管的背栅极来完成的。所提出的实现方式可使品质因数 (FOM) 在不同操作模式下保持恒定。在低功耗模式下,LNA 仅消耗 350 uW。它实现了 16.8 dB 的电压增益 (G v ) 和 6.6 dB 的噪声系数 (NF)。在中等性能模式下,增益和噪声系数分别提高到 19.4 dB 和 5.4 dB,功耗为 0.9 mW。在高性能模式下,增益最大,为 22.9 dB,噪声系数最小,为 3.6 dB,功耗为 2 mW。输入参考三阶截点 (IIP3) 所表示的线性度恒定,接近 -16 dBm。报道的 LNA 仅占用 0.0015 mm 2 。
• 最大磁通密度:变压器尺寸和损耗对于满足规格至关重要。对于此标准,根据施加在初级侧的最大伏秒来评估最大磁通密度 B MAX。变压器内部的磁芯损耗与此参数直接相关,因此会影响变压器的设计(几何形状、磁芯材料等)。 • 电气应力:为了管理高输入电压,功率级需要高压功率开关。某些结构可以帮助降低施加在功率开关上的电压应力。它可以减小它们的尺寸并提高它们的性能,因为在硅集成环境中,没有多少功率开关可以承受 1 kV。 • ZVS:某些拓扑结构支持 ZVS(零电压开关)操作,可以减少开关损耗,这对于高压来说非常重要。然而,这种模式需要特别注意功率级的命令。 • 复杂性:为了减小功率级尺寸,一种选择是减少所需的组件数量及其尺寸。如果变压器尺寸已经由第一个标准描述,那么开关(MOSFET、二极管)、电容器等的数量也是功率级在电路板上所占空间的指示。这些元件的值和额定电压当然会影响它们的尺寸,也可以指示将它们集成到芯片中的可能性。• 其他标准也很重要,如启动、反馈回路、稳定性方法等,但这里不予考虑。
图 2:Sadtler 等人 (2014) 的 BCI 学习任务。a. 任务结构示意图。受试者首先参与“校准任务”,即他们被动观察屏幕上中心向外的光标移动。记录的运动皮层神经活动用于构建基线解码器并估计内在流形。然后指示受试者在 BCI 控制下执行中心向外的光标移动,首先使用基线解码器,然后使用通过扰动基线解码器构建的扰动解码器。这种扰动可以保持基线解码器与内在流形的对齐(流形内扰动,或 WMP),也可以破坏它(流形外扰动,或 OMP)。b. 内在流形的低维图示及其与本任务中使用的解码器(在方程 3 中定义)的关系。彩色点表示在校准任务的不同试验期间记录的活动模式,由该试验中呈现的光标速度着色。这些刺激的光标速度用右上方插图中的颜色匹配箭头表示,后续光标控制任务中使用的光标目标用绿色菱形表示。引起的神经活动模式主要位于灰色矩形所示的二维平面内,即所谓的内在流形。三个假设的一维解码器用彩色箭头表示,分别标记为基线解码器、WMP 和 OMP。通过将各个活动模式投影到相应的解码器向量上,可以可视化这些解码器的线性读数的相应分量 y 1 。这以绿色标记的一个活动模式为例,图中显示了其在三个解码器上的投影。由于该活动模式靠近内在流形,因此它会从基线解码器和 WMP 产生较大的读数(即远离原点,在三个解码器的交点处),而基线解码器和 WMP 都与内在流形很好地对齐。相比之下,此活动模式通过 OMP 的读数要弱得多(即其在此解码器上的投影更接近原点),因为此解码器远离固有流形。重要的是要记住,此插图是真实任务的简化卡通,其中固有流形是高维的(8-12D 而不是 2D),并且 BCI 任务依赖于两个读数(y 1 ,y 2 ),而不是一个。
关键词;UTBB 28nm FD-SOI、模拟 SNN、模拟 eNVM、eNVM 集成。2. 简介基于新兴非易失性存储器 (eNVM) 交叉开关的脉冲神经网络 (SNN) 是一种很有前途的内存计算组件,在边缘低功耗人工智能方面表现出卓越的能力。然而,eNVM 突触阵列与 28nm 超薄体和埋氧全耗尽绝缘体上硅 (UTBB-FDSOI) 技术节点的共同集成仍然是一个挑战。在模拟脉冲神经网络 (SNN) 中,输入神经元通过一电阻一晶体管 (1T1R) 突触与输出神经元互连,计算是通过突触权重将电压尖峰转换为电流来完成的 [1]。神经元将尖峰积累到预定义的阈值,然后产生输出尖峰。神经元区分和容纳大量突触和输入脉冲的能力与神经元放电阈值的电压摆幅直接相关。这主要取决于膜电容、突触电荷的净数量和低功率神经元的阈值 [2]。
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