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World File Search System加法电路
信神经网络基于概率的 PWL Sigmoid 函数逼近
摘要 本文提出了一种基于各层神经元值统计分布概率的分段线性 (PWL) S 型函数逼近方法，仅使用加法电路即可提高网络识别精度。首先将 S 型函数划分为三个固定区域，然后根据神经元值分布概率将每个区域中的曲线分割为子区域，以减少逼近误差并提高识别精度。在Xilinx 的FPGA-XC7A200T上对MNIST和CIFAR-10数据集进行的实验表明,所提方法在DNN、CNN和CIFAR-10上分别达到了97.45%、98.42%和72.22%的识别准确率,比其他仅使用加法电路的近似方法分别提高了0.84%、0.57%和2.01%。关键词:S形函数、概率、神经网络、分段线性近似
低区域高速组合乘数...
摘要： - 在数字图像处理中，中位过滤器用于减少图像中的噪声。中间过滤器考虑了图像中的每个像素，并用邻域像素的中位数代替嘈杂的像素。中值是通过对像素进行排序计算的。排序依次由比较器组成，该比较器包括加法器和乘数。乘法是算术计算系统中的基本操作，用于许多DSP应用程序（例如FIR滤波器）。加法电路用作乘数电路中的主要组件。随身携带阵列（CSA）乘数是通过基于多重逻辑的建议的加法单元格设计的。提出的加法电路是通过使用香农定理设计的。将乘数电路进行了示意图，并使用VLSI CAD工具生成它们的布局。模拟了所提出的基于加法器的乘数电路，并将结果与CPL和其他基于Shannon的加法器细胞设计的电路进行了比较。通过使用90nm特征大小和各种电源电压来模拟所提出的基于加法器的乘数电路。Shannon Full Adder Cource的乘数电路比其他已发表的结果在功率耗散和面积方面提供了更好的性能，这是由于Shannon Adder电路中使用的晶体管数量较少。
采用并行前缀加法器的高速乘法器设计
1. 引言 VLSI 技术在速度和尺寸方面的进步使得实现并行乘法器硬件成为可能。技术发展进一步确保了更好的性能特征和在 DSP 系统中的广泛使用。它执行诸如累加多个乘积之和之类的操作的速度比普通微处理器快得多。DSP 架构旨在执行并行操作，从而降低计算复杂性并提高此类应用中重复信号处理所需的速度[1]。这些功能旨在提高可编程 DSP 的速度和吞吐量。对于给定的应用，有大量可编程 DSP 可供选择，具体取决于速度、吞吐量、算术能力、精度、规模、成本和功耗等因素[2]。单芯片乘法器的引入及其与微处理器架构的结合是能够实现 DSP 功能的商用 VLSI 芯片面市的最重要原因[3]。并行前缀加法器被认为是最有效的二进制加法电路。它们的规则结构和快速性能使得它们特别适合实现 VLSI[4]。数字的乘积生成需要一个处理器周期。无论是基于软件的移位和加法算法，还是一个