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2023 年年度报告
我们系统的出色性能和高成熟度是许多客户选择 AIXTRON 技术的理由：在许多细分市场中，AIXTRON 在大批量生产复合半导体方面发挥着关键作用。但是，我们在 2023 年有针对性地进一步扩展的全球客户服务对我们的客户来说至少同样重要。我们的工程师和技术人员不仅为客户提供安装、调试和流程启动方面的支持：他们还就如何使用我们的系统实现最佳结果并帮助进一步提高运营效率向他们提供建议。这也得到了我们客户的正式认可：2023 年，我们获得了包括德州仪器和台积电在内的多家主要半导体生产商颁发的供应商卓越奖。
海思麒麟 9000 SoC - 产品手册
为了揭示 Kirin 9000 的所有细节，本报告提供了多项分析。一项是前端构造分析，揭示了台积电 5nm 工艺的主要特性，另一项是封装结构的后端构造分析。此外，还对 SoC 芯片分析及其横截面进行了详细研究。除了使用 SEM 横截面、材料分析和分层进行完整的构造分析外，我们还展示了 Apple M1 的 TSMC 5nm 的高分辨率 TEM 横截面。还提供 CT 扫描（3D X 射线）以揭示 SoC 芯片封装的布局结构。此外，还包括 SoC 芯片的布局图，以便提供 IP 块的清晰视图。最后，本报告提供了 Kirin 9000 SoC 芯片的完整成本分析和销售价格估算。
台达无感测向量控制小型驱动器 VFD-EL 系列使用手册
感谢您选择台达多功能 VFD-EL 系列。VFD-EL 系列采用高品质组件和材料制造，并结合了最新的微处理器技术。本手册用于交流电机驱动器的安装、参数设置、故障排除和日常维护。为保证设备安全运行，在将电源连接到交流电机驱动器之前，请阅读以下安全指南。请保留此操作手册并分发给所有用户以供参考。为确保操作员和设备的安全，只有熟悉交流电机驱动器的合格人员才能进行安装、启动和维护。在使用 VFD-EL 系列交流电机驱动器之前，请务必仔细阅读本手册，尤其是“警告”、“危险”和“小心”说明。未遵守规定可能会导致人身伤害和设备损坏。如果您有任何疑问，请联系您的经销商。请在安装前阅读安全须知。
单台机器问题的深度学习驱动算法最小化总迟到
在本文中，我们研究了深度学习方法来解决众所周知的NP单机调度问题，目的是最大程度地减少迟到的目的。我们提出了一个深层的网络，该网络是基于Lawler的分解和Della Croce等人提出的基于Lawler的分解和对称分解的单次调度算法中标准值的多项式估计器。本质上，神经网络通过估计问题分解为子问题来指导算法。本文还描述了一种生成培训数据集的新方法，该方法可以加快培训数据集的生成并减少解决方案的平均最佳差距。实验结果表明，我们的机器学习驱动的方法可以有效地将信息从训练阶段概括为明显更大的实例。尽管训练阶段使用的实例从75到100个工作岗位，但多达800个工作岗位的实例的平均最佳差距为0.26％，几乎是最先进的启发式启发式差距的差距差不多五倍。
EdgeCortix-Sakura-I-数据表-2023 年 8 月-ENG-A4-v2-Web
EdgeCortix SAKURA-I 是台积电 (TSMC) 的 12nm FinFET 协处理器（加速器），为边缘人工智能 (AI) 推理提供一流的计算效率和延迟。它由每秒 40 万亿次操作 (TOPS) 的单核动态神经加速器® (DNA) 知识产权 (IP) 提供支持，这是 EdgeCortix 的专有神经处理引擎，具有内置运行时可重构数据路径，将所有计算引擎连接在一起。DNA 使新的 SAKURA-I AI 协处理器能够以超低延迟同时运行多个深度神经网络模型，同时保持出色的 TOPS 利用率。这一独特属性是提高片上系统的处理速度、能源效率和寿命的关键，可提供卓越的总体拥有成本优势。DNA IP 专门针对流式传输和高分辨率数据推理进行了优化。
面向芯片的选择性钴原子层沉积...
为了满足人工智能 (AI) 和高性能计算 (HPC) 等数据密集型应用的需求，需要更紧密的集成以最大限度地减少电气互连延迟和能耗。遗憾的是，随着器件规模缩小，片上互连寄生效应变得越来越重要，因此纳米级 CMOS 技术的传统器件规模缩小正在放缓。因此，人们对 3D 异构集成技术的兴趣日益浓厚，台积电的 SoIC [1] 和 AMD 的 3D V-Cache [2] 技术就是明证。3D 异构集成技术具有高密度互连、带宽和低功耗的潜力 [3]，但由于材料和小尺寸，键合技术存在局限性，这可能会带来挑战。例如，μ 凸块已采用回流或热压工艺制造，然而，随着其间距缩小，凸块下金属化 (UBM) 厚度开始成为瓶颈 [4- 5]。
造成基板短缺的原因是什么？
导致基板短缺的原因是什么？ E. Jan Vardaman，TechSearch International, Inc. 总裁兼创始人 意外需求、全球供应链不确定性、事故和天气相关事件导致半导体短缺。所有类型的基板都供不应求；包括芯片级封装 (CSP) 和倒装芯片球栅阵列 (FC-BGA) 的基板。尽管未来几年将有一些产能扩张，并且新工厂计划在 2024-25 年上线，但预计至少两到三年内情况不会改善。一些公司正在考虑不使用基板的替代品，包括扇出型晶圆级封装 (FO-WLP)。采用 RDL 来减少基板设计的层数也在考虑之中。 导致 FC-BGA 需求的原因是什么？使用积层材料制造的 FC-BGA 基板需要支持用于服务器、笔记本电脑和台式机的 CPU、AI 加速器、电信中的 ASIC、HDTV、DSP 和 FPGA 等媒体芯片等应用的细间距凸块芯片。与该行业的许多领域不同，FC-BGA 的短缺并不是由疫情造成的。虽然对服务器、笔记本电脑和台式机的需求有所增加，但对额外基板制造能力的需求主要是由于某些领域的更大尺寸和增加的层数。ASIC 具有多种尺寸，常见的基板采用 4-2-4 积层结构。虽然许多应用使用 2-2-2 积层结构，但其他应用使用更大的数量和更大的尺寸。Apple 的 M1 采用 3-2-3 积层结构（见图 1）。服务器 CPU 的体积和层数增加是基板容量需求增加的主要原因。高端服务器 CPU 预计将使用最大 100mm x 100mm 的主体尺寸，核心每侧有 10 个构建层。在高端，高端网络交换机封装的边长在 70 mm 到 90 mm 之间。OSAT 报告称，他们预计到 2023 年将出现对 100mm x 100mm 基板的需求。正在考虑更大的主体尺寸。最小层数为每侧六或七层构建层，即将出现一些八层和九层构建层的设计。虽然单位产量较低，但由于基板大而复杂，因此对面板的要求很高，会影响面板上的布局以及面板产量。预计共封装光学器件将使用更大的 110 mm x 110 mm 主体尺寸。硅中介层呢？许多应用程序不是都将它们用于封装吗？是的，硅中介层用于 AI 加速器、高性能 FPGA 应用和高端网络交换机，但它们连接到层压积层基板上以完成封装。硅中介层通过焊球连接到层压基板上，通常间距为 130 µm。典型的 AI 加速器尺寸为 55 毫米 x 55 毫米。随着中介层尺寸的增加，需要更大的积层基板。台积电提出了超大的 2,500 平方毫米硅中介层，将
一连 番号 件 名 纳入（履行） 场所 纳期 （履行期限） 见积依頼 ...
4. 规格书及明细表发行地点、契约条款签署地点、联络点及提交地点 日本国立远轻町向远轻 272-1 陆上自卫队远轻警备队第 376 会计中队承包组（负责人：刈谷）TEL 0158-42-5275（内线 340）FAX 0154-42-5277（直拨）
引用: 张 HC、马 XY、蒋 CP、尹 JL、吕 S、鲁 SY、商 XT、曼 BW、张 C、李 DD、李 SH、陈 WJ、刘 HX、王 GF、曹 KH、ZH
磁性随机存取存储器 (MRAM) 作为一种新兴的非挥发性存储器，具有读写速度快、耐久性高、存储时间长、功耗低等特点，几年前就引起了台积电、三星、格罗方德等大型半导体代工厂的极大兴趣 [1−5]。一方面，MRAM 的高性能特性使其成为 28nm CMOS 技术节点以下嵌入式闪存 (e-flash) 的重要替代解决方案，而 e-flash 存在严重的经济障碍，阻碍了其进一步微缩 [6]。另一方面，MRAM 的目标是成为静态随机存取存储器 (SRAM) 等工作存储器的替代品，以解决先进 CMOS 节点中可能出现的严重漏电问题 [7,8]。然而，由于速度限制和耐久性问题，很难取代L1或L2缓存SRAM，尤其是对于两端自旋转移矩（STT）MRAM [ 9 − 11 ] 。因此，需要进一步探索下一代MRAM器件。