XiaoMi-AI文件搜索系统
World File Search System扇出
量子扇出：电路优化和技术建模
摘要 — 指令调度是量子计算中一个关键的编译器优化，就像它对于经典计算一样。当前的调度程序通过允许同时执行指令来优化数据并行性，只要它们的量子位不重叠。然而，在许多量子硬件平台上，重叠量子位上的指令可以通过全局交互同时执行。例如，虽然传统量子电路中的扇出从逻辑层面来看只能按顺序实现，但物理层面的全局交互允许一步实现扇出。我们利用这种同时扇出原语来优化 NISQ（嘈杂中型量子）工作负载的电路合成。此外，我们引入了基于扇出的新型量子存储器架构。我们的工作还解决了扇出原语的硬件实现问题。我们对捕获离子量子计算机进行了真实的模拟。我们还展示了使用超导量子位扇出的实验概念验证。我们在实际噪声模型下对 NISQ 应用电路和量子存储器架构进行了深度（运行时）和保真度估计。我们的模拟结果表明，结果令人满意，运行时具有渐近优势，错误率降低了 7-24%。
芯片最后扇出作为芯片优先的替代方案
我们将介绍一种新的芯片优先 FOWLP 替代方案，该替代方案可满足大量需要 FOWLP 等封装技术的应用的需求。这种新封装已在 ASE 投入生产一年多，并使用“芯片最后”方法来解决增加可用互连焊盘面积的问题。已用铜柱 (Cu) 凸块凸起的芯片被批量回流到低成本无芯基板上，然后进行包覆成型，该包覆成型也用作芯片底部填充。Cu 柱允许以 50 µm 或更小的间距直接连接到芯片焊盘，从而无需在芯片上形成 RDL。使用嵌入式迹线允许细线和间距低至 15µm 或更小，并直接键合到裸铜上。Cu 柱键合到铜迹线的一侧，焊球或 LGA 焊盘直接位于铜的另一侧。这使得基板实际上只与走线中使用的铜一样厚，并使最终封装的厚度达到 400µm。由于这使用现有的大批量封装基础设施，因此可以轻松实现更复杂的组装，包括多个芯片、包含无源元件和 3D 结构。我们将此封装结构指定为“扇出芯片后封装 (FOCLP)”对于高端应用，我们将展示使用高密度基板工艺用于要求更高的芯片后扇出封装的能力关键词芯片先、芯片后、扇出、晶圆级封装
chip-last HDFO（高密度扇出）间插座pop
摘要 - 在过去几年中，高端移动应用程序处理器（APS）开发了Interposer Package-on-package（POP）技术，并且在过去几年中一直在非常大量的生产中。这是由于其优质包装设计灵活性，可控的包装经（25°C）和高温（260°C）的优势，减少的组装制造周期时间和芯片持久的组装制造供应。迄今为止，层压板基室间的插入器流行已被用于具有非常大量生产的高端移动AP。最近，这种插入器流行设计面临着一些技术限制，包括需要减少顶部和底部路由层厚度，铜（CU）微量线/空间以及下一代移动APS的大小。这些减少可能需要超薄包装Z-Height和高带宽底部和顶部路由层。为了应对这些挑战，已经设计和演示了具有高密度风扇外（HDFO）重新分布层（RDL）路由层的新插入器流行。这是实现具有高带宽和改善信号完整性/功率完整性（SI/PI）路由层的超薄包装Z高，插座式流行结构的计划的一部分。本文将讨论使用HDFO RDL路由层上的插入器流行的包装级特征，以及根据JEDEC进行的Z-Height评估，Z-Height评估，依赖温度依赖的软件包WARPAGE WARPAGE WARPAGE WARPAGE WARPAGE WARPAGE WARPAGE WARPAGE WARPAGE WARPAGE测量测试。
晶圆级扇出型封装的可靠性和性能
为了分析 UBM 疲劳，使用热机械有限元模拟研究了圆形衬垫界面处的载荷。由于 Hutchinson 和 Sou [15] 推断出拉伸法向载荷的界面韧性远低于剪切载荷，因此重点关注法向载荷。模拟研究了 T = -40°C 至 125°C 的温度范围。在低温下 (T = -40°C) 存在最高的拉伸法向载荷。这可以通过焊球材料在低温下蠕变减少 [16] 来解释，这会导致更高的弹性应力。此外，在低温下可以检测到焊球的倾斜。倾斜是由 PCB 和封装的 CTE 不匹配引起的。因此，拉伸法向应力位于界面朝向封装周边的一侧（见图 3）。图 3 中的色标直观地显示了拉伸和压缩应力的定性分布。这些模拟结果与分层实验结果相一致（见图 1）：在焊盘的相同外部区域也发现了分层。
适用于扇出型晶圆级和面板级封装的细线和低应力 RDL 解决方案
本文通过 HRDP ®（高分辨率可剥离面板）技术介绍了一种新的 RDL 概念。它已受到业界的广泛关注，尤其是对于扇出型、芯片后置、晶圆级和面板级封装组件。本文介绍了 HRDP ® 的结构和材料。可提供各种尺寸和厚度的适用 HRDP ® 载体，用于圆形面板和带有玻璃或硅的方形/矩形面板，以满足客户要求。这可以简化流程并改善界面应力。本文详细介绍了使用 HRDP ® 的工艺步骤，这些步骤基本上使用 RDL 金属图案化中的现有工具（即光刻、显影/Descum 等），而不会破坏装配线布局和工艺流程。HRDP ® 与现有的电介质和光刻胶兼容。事实证明，基于凸块制造厂中用于 RDL 的电介质和光刻胶的功能，已经实现了 2/2 微米及以下的精细 L/S 几何形状。可靠性数据已共享。关键词 载体技术、HRDP ® (高分辨率可脱键面板)、机械脱键、线/间距 (L/S)、最后芯片、RDL、扇出型晶圆级 (FO-WLP)。面板级封装 (PLP)、热膨胀系数 (CTE)。
先进封装的当前趋势和挑战
注意：• 此饼形图代表所有先进封装平台（扇入/扇出 WLP、倒装芯片包括 2.5D/3D 和嵌入式芯片）的叠加。• 倒装芯片值作为总产能输入，扇入、扇出、3D 堆叠和嵌入式芯片作为总产量输入。• 客户未提供倒装芯片产量值 – 全球利用率约为产能的 85-90%。
大型芯片耐用性 - 在人工智能和高性能计算中
先进封装平台种类繁多，包括扇出型晶圆级封装/2.5-D、3D 堆叠封装和片上系统 (SoC)。多种 AI 和 HPC 技术利用高密度扇出型 HD-FO（或超高密度扇出型）/2.5-D 和 3D 技术，而用于服务器、网络、游戏和边缘设备的其他计算应用可能使用倒装芯片 BGA (FCBGA) 设计。下一代 HD-FO/2.5-D 封装通常具有相当大的占用空间，可集成非常大的芯片。世界顶尖半导体公司开发了许多此类设计的示例，例如 CoWoS ® 和 I-Cube ®。虽然方法和架构各不相同，但这些技术通常集成大型中介层芯片/重分布层 (RDL)，其他芯片（逻辑、计算和堆叠高带宽存储器）集成在其上。结果就是封装体相当大，使得处理和保护变得更具挑战性。
具有最小时钟周期的性能增强计数器
摘要。同步二进制计数器是 VLSI 设计中常用的基本组件。同步二进制计数器速度快，可用于许多应用，因为它支持宽位宽。由于扇出量大和进位链长，许多以前的计数器在计数器尺寸较大时计数率较低。提出了一种新的同步二进制计数器快速结构，计数器尺寸从 8 位到 128 位，延迟非常低。为了降低硬件的复杂性，使用了 1 位约翰逊计数器，然后复制它以最大限度地减少大扇出引起的传播延迟。建议的设计是用少量的触发器实现的，使用一个后进位传播计数器和一个基于状态前瞻逻辑的计数器，从而降低了功耗和延迟。
具有最小时钟周期的 64 位二进制计数器
摘要。本项目开发了一种新型的快速同步二进制计数方法，用于实用计数器，计数周期最小。同步二进制计数器在许多应用中都是必需的，因为它速度快，还可以支持较大的位宽。基本上，由于扇出量大和进位链长，早期计数器的计数率有限，尤其是在计数器尺寸不小的情况下。它采用单比特约翰逊计数器来降低整个硬件的复杂性，然后复制它以减少由大量扇出引起的传播延迟。在本文中，重新编程其中使用的时钟以用于以不同时钟速率运行的各种应用，并且由于重新编程时钟，延迟值会发生变化，临界值可能会因不同的速率而变化。计数器输出结果是针对各种位获得的，最高可达 64 位，因此该设计提供了各种时钟速率，面积和延迟各不相同。
用于扇出型封装 RDL 屏障/种子形成的 PVD 工具中晶圆传输架构的生产率比较
摘要 物理气相沉积 (PVD) 系统广泛应用于半导体制造行业，既用于晶圆厂的前端应用，也用于器件封装厂的后端应用。在扇出型晶圆级封装 (FOWLP) 和扇出型面板级封装 (FOPLP) 中，溅射沉积的 Ti 和 Cu 是构建电镀铜重分布层 (RDL) 的基础。对于这些 RDL 阻挡层/种子层，PVD 集群工具（自 20 世纪 80 年代中期以来广泛使用的晶圆传送架构）是当前先进封装中的记录工艺 (POR)；然而，这些工具通常在晶圆传送受机器人限制的条件下运行，每小时传送约 50 片晶圆，这限制了总体吞吐量并极大地影响了溅射沉积步骤的拥有成本 (COO)，因为中央处理机器人忙于从 Ti PVD 模块到 Cu PVD 模块的传送，除了特定的传送之外没有机会做任何其他事情。