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掩模几何形状变化对等离子蚀刻轮廓的影响
1 维也纳技术大学微电子研究所 Christian Doppler 半导体器件和传感器多尺度过程建模实验室，Gußhausstraße 27-29/E360, 1040 Vienna, 奥地利；bobinac@iue.tuwien.ac.at (JB)；reiter@iue.tuwien.ac.at (TR) 2 维也纳技术大学微电子研究所，Gußhausstraße 27-29/E360, 1040 Vienna, 奥地利；piso@iue.tuwien.ac.at (JP)；klemenschits@iue.tuwien.ac.at (XK) 3 Global TCAD Solutions GmbH，Bösendorferstraße 1, Stiege 1, Top12, 1010 Vienna, 奥地利；o.baumgartner@globaltcad.com (OB)； z.stanojevic@globaltcad.com (ZS)；g.strof@globaltcad.com (GS)；m.karner@globaltcad.com (MK) * 通信地址：filipovic@iue.tuwien.ac.at；电话：+43-1-58801-36036 † 本文是我们发表在 2022 年 9 月 21 日至 23 日在希腊科孚岛举行的第四届微电子器件和技术国际会议 (MicDAT) 论文集上的论文的扩展版本。
Bosch 工艺中 Al2O3 硬掩模的蚀刻机理
通过 Bosch 工艺在硅中蚀刻高深宽比结构对于微机电系统 (MEMS) 和硅通孔 (TSV) 制造等现代技术至关重要。由于蚀刻时间长，该工艺对掩模选择性的要求非常高，并且事实证明 Al 2 O 3 硬掩模在这方面非常合适，因为与传统的 SiO 2 或抗蚀剂掩模相比，它提供了高得多的选择性。在这项工作中，我们结合使用扫描电子显微镜 (SEM)、光谱椭圆偏振仪 (SE) 和 X 射线光电子能谱 (XPS) 深度剖析来仔细研究 Al 2 O 3 掩模蚀刻机理，从而探究超高选择性的来源。我们证明，通过增加钝化步骤时间，在 Al 2 O 3 上会形成更厚的氟碳聚合物层，然后以微小的平均蚀刻速率 ~0.01 nm/min 去除 Al 2 O 3。 XPS 深度剖析显示，在采用 Bosch 工艺进行深反应离子蚀刻 (DRIE) 的过程中，聚合物和 Al 2 O 3 之间会形成一层 AlF x 层。由于 AlF x 不挥发，因此需要溅射才能去除。如果聚合物层足够厚，可以衰减进入的离子，使其能量不足以导致 AlF x 解吸（例如当使用较长的钝化时间时），则掩模不会被侵蚀。通过研究不同次数 DRIE 循环后的表面，我们还获得了有关 AlF x 的形成速率以及 DRIE 工艺过程中 Al 2 O 3 和聚合物厚度变化的信息。这些发现进一步扩展了对 DRIE 的认识，并可帮助工艺工程师相应地调整工艺。
一种新颖的硬掩模到基板图案转移方法
结构（参见图 2 (1)-(9)），尽管很快意识到可以轻松进行进一步简化，以减少这些结构所需的处理步骤数。例如，SiO 2 层中的最终台阶高度可以完全用烘烤的光聚合物代替，从而减少一轮（光刻 + SiO 2 蚀刻）。虽然
用于 EUV 光刻的光化图案掩模缺陷检测
随着极紫外 (EUV) 光刻技术进入大批量生产，半导体行业已将光刻波长匹配的光化图案化掩模检测 (APMI) 工具视为 EUV 掩模基础设施的主要空白。现在，已经开发出一种光化图案化掩模检测系统来填补这一空白。结合开发和商业化 13.5nm 波长光化空白检测 (ABI) 系统的经验以及数十年的深紫外 (DUV) 图案化掩模缺陷检测系统制造经验，我们推出了世界上第一个高灵敏度光化图案化掩模检测和审查系统 ACTIS A150（ACTinic 检测系统）。生产此 APMI 系统需要开发和实施新技术，包括高强度 EUV 源和高数值孔径 EUV 光学器件。APMI 系统具有高分辨率、低噪声成像，对缺陷具有极高的灵敏度。它已证明能够检测出印刷晶圆上估计光刻影响为 10% CD 偏差的掩模缺陷。
EMLC 2024 - 在格勒诺布尔举行的“欧洲掩模和光刻会议”
与往常一样，主题演讲概述了半导体行业以及相关微纳米技术领域的发展方向和趋势。去年的重点是限制当前和未来人工智能应用的过度能耗，而 Serge Nicoleau（意法半导体）的主题演讲将这一主题扩展到半导体行业工艺的总体可持续性，即减少资源消耗并日益避免使用有毒或对环境有害的物质，如 PFAS（所谓的永恒化学物质）。Kagawa-san（佳能）、Sebastian Dauvé（CEA-LETI）和 Kurt Ronse（IMEC）的其他主题演讲涉及纳米压印光刻的现状和前景、CEA-LETI 的半导体研究计划（FAMES）和 EUV 光刻。 Kurt Ronse 的贡献尤其预测了到 2040 年纳米技术的预期发展。虽然半导体行业的领先公司即将推出具有技术节点 N2 的高端工艺（例如，最密集布线层的导体轨道宽度约为 11nm），但节点 A1 中只能实现约 6nm（！）的线宽（根据 2040 年的当前路线图）。
采用湿法钪蚀刻在硅基板上形成硬掩模
如今，微电子技术需要寻找新材料，包括用于创建结构的掩模。中间硬掩模策略是实现微电子制造中光刻和蚀刻之间良好平衡的关键问题之一。微电子和光伏技术中一个有趣的挑战是在 Si 衬底上创建间距垂直取向的硅阵列，用于多功能半导体器件。制造这种结构仍然是一个严重的技术问题，需要寻找新的方法和材料。在这项工作中，我们建议使用钪作为硅上的新硬掩模材料，因为它具有高抗等离子化学蚀刻性和低溅射系数。我们已经证明，对厚度为几纳米的钪层进行湿法蚀刻可用于在硅上获得分辨率高达 4 微米的图案结构，这对于湿法蚀刻方法来说是一个很好的结果。在选定的等离子蚀刻条件下，与其他金属掩模相比，钪是一种具有极佳抗性的硅掩模，蚀刻速率最低。因此，钪硬掩模可以为形成不同的微尺度地形图案开辟新的可能性。
新型深紫外微型 LED 阵列推动无掩模光刻技术发展
光刻技术在集成电路芯片制造中发挥着至关重要的作用，是半导体和微电子工业的关键核心技术之一。20世纪90年代以来，低成本、高分辨率无掩模光刻系统成为先进光刻技术研究的热点。然而，该项前沿技术的专利主要掌握在欧洲、美国、日本和韩国手中，技术壁垒较高。
使用光学无掩模光刻技术自动生成、制造和测量快速原型的参数测试结构
测试结构的手动布局和特性自动化软件的生成需要大量的工程资源。因此，在高水平上定义结构布局、位置和所需计量，从而实现掩模布局和计量代码的自动生成，这一能力极具吸引力。最早的工艺控制出版物之一涉及从几何参数自动生成测试结构布局 [1]，同时还关注测量数据的自动分析 [2]。该主题中的大多数出版物都发表于千禧年之前 [1-8]，但测试结构布局的自动化继续引起人们的兴趣 [9-13]。近年来，由于相对低成本工具的出现，直接写入光学能力的使用率有所提高 [14]。这种系统在非生产环境中特别适用于快速原型制作，部分原因是无需考虑掩模成本，而且周期时间更短。与使用光掩模所必须的保守方法相比，消除这些限制为技术人员提供了更大的自由度和灵活性 [15]。可以快速实施短循环运行来研究/优化工艺步骤，而无需包括使用光掩模技术开发测试芯片时通常需要的一套全面的测试结构。这为改进技术的快速开发和原型设计开辟了真正的可能性，因为更改设计只需要修改数字文件。然而，要充分利用这一机会，电子设计自动化 (EDA) 软件还有待进一步改进，包括布局
CTM-SRAF：基于连续传输掩模的约束感知亚分辨率辅助特征生成
引言在过去的几十年里，集成电路的特征尺寸按照摩尔定律不断缩小。光学光刻已进入低 k -1 区域[1]，[2]，所用光的波长仍为193 nm。因此，使用传统光刻工艺获得高图案保真度和掩模版可印刷性变得越来越具有挑战性。此外，印刷晶圆图像对光刻条件的微小变化变得高度敏感。为了缓解这些问题，对光学光刻中的分辨率增强技术 (RET) 的要求变得更加严格[3]，[4]。最广泛采用的 RET 之一是光学邻近校正 (OPC) [5]，[6]，[7]，[8]，[9]。传统OPC中，光刻掩模版针对主图案进行预失真处理，以补偿印刷晶圆图像的不良失真。然而，随着关键尺寸的缩小和目标图案的复杂化，仅使用OPC很难在足够的工艺窗口下获得令人满意的印刷图像。
