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World File Search System时钟频率
时钟频率为 4 GHz 的 GaAs MESFET 逻辑
TA Zimmerman (S'62-S'64-M'71) 获得了辛辛那提大学 (俄亥俄州辛辛那提市) 的电子工程学士学位，以及普渡大学 (印第安纳州拉斐特市) 的硕士和博士学位。他目前是加利福尼亚州雷东多海滩 TRW 系统集团微电子实验室电荷转移 LSI 产品部的部门经理。他负责所有 MOS 和 CCD 电路的设计和应用。此外，自 1972 年 7 月以来，他一直指导 TRW 的 CCD 应用项目。在担任现职之前，他从事微电子传感器技术工作。加入 TRW 之前，他曾在普渡大学负责发起和开发一个涉及地球物理涡旋“现场”测量的研究项目。他还曾担任普渡大学的研究生导师，目前是加利福尼亚大学洛杉矶分校的副教授。他是30多篇技术论文的作者，拥有一项国内专利和一项国外专利以及多项专利申请。
VKL128 数据手册
VKL128 的时钟是用来产生 LCD 驱动信号和内部逻辑时序的。可软件配置系 统时钟源是内部 RC 振荡器（ 32kHz ）还是外部时钟源（ OSCIN ），使用内部 RC 振荡器时 OSCIN 接地，系统时钟频率 (f SYS) 决定 LCD 帧频频率。
32*8 & 24*16 LED 驱动芯片TM1681
TM1681 的系统时钟用来产生系统工作的时钟频率。LED 驱动时钟、系统时钟可以取自片内的 RC 振 荡器（256KHz）或者使用 S/W 设置由外部时钟输入。系统振荡器构造如图7 所示。当SYS DIS 命令被 执行时，系统时钟停止，LED 工作循环将被关闭（这条指令只能适用与片内 RC 振荡器）。一旦系统时 钟停止时，LED 显示为空白，时基也会丧失其功能。LED_OFF 命令用来关闭 LED 工作循环，LED 工作 循环被关闭之后，用 SYS DIS 命令节省电源开支，充当省电命令；如果是片外时钟源被选择的话，使 用 SYS DIS 命令不能够关闭振荡器以及执行省电模式。晶体振荡器可以通过OSC 管脚提供时钟频率， 在这种情况下，系统将不能进入省电模式。在系统上电时，TM1681 默认处在 SYS DIS 状态下。
用于实时 BCI 的多加速器 SoC 架构
• 针对 3 个平台进行评估：Intel i7、ARM Cortex-A53 和 RISC-V CVA6 • 时钟频率：FPGA @ 78MHz、ARM @ 1.2 GHz、Intel @ 3.7GHz • 在通用处理器上运行的 C++ 中优化的多线程软件应用程序 • P2P 可节省 90% 以上的内存访问 à 最大限度地降低片外能耗 • 时钟频率为 1GHz 的 ASIC 投影
65nm ASIC 中 SABER 的设计空间探索
本文介绍了 SABER 的设计空间探索，SABER 是 NIST 量子抗性公钥加密标准化工作中的最终入围者之一。我们的设计空间探索针对 65nm ASIC 平台，并已对 6 种不同的架构进行了评估。我们的探索从设置从 FPGA 移植的基线架构开始。为了提高时钟频率（我们探索的主要目标），我们采用了几种优化：（i）以“智能合成”方式使用编译内存，（ii）流水线，以及（iii）SABER 构建块之间的逻辑共享。最优化的架构利用了四个寄存器文件，实现了 1 的惊人时钟频率，而仅需要 0.314 平方英寸的面积。此外，还对该架构进行了物理综合，并提出了可用于流片的布局。高频架构的估计动态功耗约为 184mW（密钥生成）和 187mW（封装或解封装操作）。这些结果有力地表明，我们优化的加速器架构非常适合高速加密应用。
65nm CMOS时序逻辑电路单粒子翻转灵敏度研究
摘要 本研究利用脉冲激光研究了不同电源电压、时钟频率和电路结构下时序逻辑电路对单粒子翻转 (SEU) 的灵敏度。实验的时序逻辑电路是采用 65 nm 体 CMOS 工艺制作的 D 触发器链。结果表明，随着电压的降低，电路的 SEU 灵敏度增加，尤其在低电压范围内，灵敏度增加显著。此外，时钟频率对时序逻辑电路灵敏度的影响主要与组合逻辑电路中产生的单粒子瞬变 (SET) 的传播有关。研究还发现，Set 架构电路在数据“0”测试期间对 SEU 更敏感，而 Reset 架构电路在数据“1”测试期间对 SEU 更敏感。此外，还利用 SPICE 模拟揭示了由 Set 结构和 Reset 结构引起的 SEU 故障机制。关键词：脉冲激光、单粒子翻转 (SEU)、电压、频率、电路结构分类：电子器件、电路和模块（硅、复合半导体、有机和新型材料）
Intel®层流冷却器
包括Intel热速度提升的效果，该功能可以自动和自动将时钟频率提高到单核和多核Intel Turbo Boost Technology频率以下，该频率是根据处理器低于其最大温度以及Turbo发电预算是否可用的。频率增益和持续时间取决于工作负载，处理器的功能和处理器冷却解决方案。
在65nm ASIC
本文提出了Saber的设计空间探索，这是NIST抗量子的公钥加密标准化工作中的决赛入围者之一。我们的设计空间探索目标是一个65nm的ASIC平台，并评估了6种不同的体系结构。我们的探索是通过设置从FPGA移植的基线雅的启动的。为了提高时钟频率（我们探索的主要目标），我们采用了几种优化：（i）以“智能合成”方式使用编译的记忆，（ii）管道上的和（iii）在Saber构建块之间共享逻辑。最优化的体系结构利用四个寄存器文件，达到了1次的显着时钟频率，而仅需要0.314𝑚𝑚2的面积。此外，为此体系结构进行了物理综合，并提出了磁带的布局。高频体系结构的估计动态功率消耗约为184MW，对于封装或拆卸操作而言，高频架构的估计动力消耗约为184MW。这些结果强烈表明我们优化的Acererator架构非常适合高速加密应用。
RAFS 是一款经济高效、超高
RAFS 是 Rb 时钟。Rb 时钟本质上由压控晶体振荡器 (VCXO) 组成，该振荡器锁定在 Rb87 同位素基态中高度稳定的原子跃迁上。虽然 VCXO 的频率为方便的标准频率 10 MHz，但 Rb 时钟频率为微波范围内的 6.834 GHz。两个频率之间的链接是通过相位稳定的倍频方案实现的，其中合成频率被混合以实现精确匹配。