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World File Search System架构设计
基于信号概率的多数表决架构设计探索，用于空间应用中的 TMR 策略优化
摘要 – 硬件冗余是一种众所周知的容错技术，用于安全和任务关键型系统。然而，这种技术的强化效率依赖于多数表决电路的稳健性。本摘要提供了用于辐射环境（例如太空任务）的多数表决架构的设计探索。提出了一种基于信号概率的特定应用单事件瞬态 (SET) 特性，以优化三模冗余 (TMR) 块插入方法。结果表明，复杂门架构的 SET 横截面表现出较低的输入依赖性，而对于基于 NOR/NAND 的架构，由于逻辑掩蔽效应，观察到更高的依赖性。此外，与其他架构不同，NAND 表决器显示，随着信号概率的增加，SET 率会降低。考虑到信号概率 p = 0.1、p = 0.5 和 p = 0.9，两个分析轨道的最佳设计分别是 NOR、CMOS1 和 NAND 表决器。
概念架构设计 - 工业控制系统网络的构建网络安全体系结构和
本文的目的是通过有条不紊地评估跨多个领域的工业网络安全基础架构的网络安全差距来设计基于普渡企业参考架构（PERA）模型的深入架构。这项研究包括通过审查许多相关文件，书籍，期刊文章和会议论文来彻底评估该地区的状态。通过对文献的全面审查，我们真诚的尝试是开发一种概念架构，以确保对工业控制系统的不间断和安全的操作环境。评估探讨了当前IC（工业控制系统）/OT（操作技术）网络的优势和局限性。虽然最近的文章已经提出了许多创新方法，但这些方法主要集中于ICS/OT域内的网络安全，例如石油和天然气，公用事业，能源，能源，防御，核，化学，化学等。他们进行了有条理的评估。当前景观中已经确定的研究差距为未来的研究方向提供了开发拟议的概念架构设计以解决这些网络安全差距的基础。
利用强化学习实现自动化 RISC-V 微架构设计
7 Nathan Binkert、Bradford Beckmann、Gabriel Black 等人（2011 年）。“Gem5 模拟器”。引自：SIGARCH Comput. Archit. News 39.2，第 1-7 页。8 Jason Lowe-Power 等人（2020 年）。“GEM5 模拟器：版本 20.0+”。引自：arXiv 预印本 arXiv:2007.03152。9 Sheng Li 等人（2009 年）。“McPAT：用于多核和众核架构的集成功率、面积和时序建模框架”。引自：IEEE/ACM 国际微架构研讨会 (MICRO)，第 469-480 页。
面向强化学习的自动化 RISC-V 微架构设计
7 Nathan Binkert、Bradford Beckmann、Gabriel Black 等。（2011）。“Gem5 模拟器”。位于：SIGARCH 计算。建筑师。新闻 39.2，第1–7 。8 Jason Lowe-Power 等人。（2020）。“GEM5 模拟器：版本 20.0+”。在：arXiv 预印本 arXiv:2007.03152 。9 李盛等人。（2009）。“McPAT：用于多核和众核架构的集成功率、面积和时序建模框架”。收录于：IEEE/ACM 国际微架构研讨会 (MICRO)，第469–480 页。
RapidChiplet：用于快速探索 Chiplet 架构设计空间的工具链
提高处理器和加速器的性能成本比以往更具挑战性，这导致摩尔定律的减速 [22]。减速的原因在于过渡到更先进的技术节点时设计和制造成本呈指数级增长 [19]，同时由于 I/O 驱动器、模拟电路以及最近的静态随机存取存储器 (SRAM) 的扩展限制，这种过渡的收益不断递减。2.5D 集成是解决这些挑战的一个有前途的解决方案，其中将多个称为小芯片的硅片集成到同一封装中。单个小芯片设计可用于多种产品，这降低了每个芯片的设计成本。此外，由于 2.5D 集成允许将采用不同技术构建的异构小芯片集成到同一封装中，因此只有能够充分利用技术扩展的组件才会采用先进且昂贵的技术节点制造。已经达到扩展极限的组件则采用成熟的低成本技术制造。由于其经济效益，2.5D 集成已应用于行业领先公司的产品中，例如 NVIDIA 的 P100 GPU [ 17 ]（仅适用于高带宽内存 (HBM)）和 AMD 的 EPYC 和 Ryzen CPU [23]。2.5D 堆叠芯片的设计空间巨大。人们可以在不同的封装选项[18、21、27、29]、芯片数量和尺寸[9]、芯片放置位置[13]、芯片到芯片 (D2D) 链路实现[7、24]和协议[1、3]、芯片间互连 (ICI) 拓扑[4、14、16、25、26]以及其他许多因素之间进行选择。此外，还有许多不同的相关指标，例如芯片的面积要求、功耗、热性能和制造成本，或 ICI 的延迟和吞吐量。
带有 VMware Horizon on VxRail 和 vSAN Ready Node 的虚拟桌面基础架构设计指南
● 可预测的成本、性能和可扩展性，以支持不断增长的员工队伍 — 从数据中心部署时，可以降低部署应用程序和桌面的成本。 ● 快速部署 — Dell Validated Designs for VDI 通过 Dell Technologies Services 在基础架构层提供快速的自动化部署。 ● 快速扩展以服务于任何规模的企业 — 根据每个平台使用特定于工作负载的配置快速扩展。该解决方案可扩展到每个群集 64 个节点，支持数千台虚拟机 (VM)。通过 pod 架构和组合多个群集继续扩展。VxRail Manager 可轻松插入或删除群集中的节点，以满足您的业务需求。 ● Dell Technologies 支持 — Dell Validated Designs for VDI 专为 VDI 和相关应用程序设计和测试。部署服务可以提供此交钥匙 VDI 设备的安装，以确保快速部署并具有线性和可预测的可扩展性。Dell Technologies 为 Horizon 和基于 vSAN 的解决方案提供单一公司支持模式。 ● 用户体验 —NVIDIA 虚拟 GPU (vGPU) 技术将 NVIDIA GPU 的强大功能带入虚拟桌面、应用程序和工作站，加速图形和计算，使虚拟化工作空间能够像物理 PC 一样运行。不同地点的远程工作者可以拥有始终如一的出色用户体验。
使用 - 静脉科学到临时 - 架构设计 -
的确，由于新的神经科学发现正在弥合物理建筑环境与人类的看法和行为之间的鸿沟，因此神经科学家可以帮助建筑师科学地了解以前直觉的事物。根据帕维亚（Pavia）的说法，已经证明，周围的建筑环境可以直接影响潜意识的思维方式，并且这种影响的很大一部分在有意识的水平上并未引起人们的注意[4]。然而，有意识和无意识的两个大脑系统对我们如何看待周围环境负有共同的责任，并因此如何行事和对它们做出反应。在大脑和神经系统复杂性中的最新发现也突出了我们建筑经验的天生多感官性质。这种跨学科方法的目标是促进在行为，健康和福祉方面促进人们蓬勃发展的环境的发展。[1，2，3]。
基于信号概率的多数表决架构设计探索，用于空间应用中的 TMR 策略优化
摘要 – 硬件冗余是一种众所周知的容错技术，用于安全和任务关键型系统。然而，这种技术的强化效率依赖于多数表决电路的稳健性。本摘要提供了用于辐射环境（例如太空任务）的多数表决架构的设计探索。提出了一种基于信号概率的特定应用单事件瞬态 (SET) 特性，以优化三模冗余 (TMR) 块插入方法。结果表明，复杂门架构的 SET 横截面表现出较低的输入依赖性，而对于基于 NOR/NAND 的架构，由于逻辑掩蔽效应，观察到更高的依赖性。此外，与其他架构不同，NAND 表决器显示，随着信号概率的增加，SET 率会降低。考虑到信号概率 p = 0.1、p = 0.5 和 p = 0.9，两个分析轨道的最佳设计分别是 NOR、CMOS1 和 NAND 表决器。
第章 SOS 企业、SOSE CONOPS、SOSE 架构设计方法：空间和机载系统的视角
目前，从太空和机载相结合的角度来看，现有的“企业”可以分为：（i）军事企业、（ii）民用企业和（iii）太空和机载应用的商业企业。本章使用美国国防部（DOD）和国际系统工程委员会（INCOSE）对系统之系统（SOS）和系统族（FOS）的现有定义[1–3]，通过实际示例和设计场景来定义这些企业。图 1 说明了空间 SOSE 概念的一般情况。例如，当前的商业太空企业包括（i）广播卫星 FOS（FOS-BS）、（ii）宽带互联网卫星 FOS（FOS-WIS）和（iii）数据、视频、音频通信卫星 FOS（FOS-DVACS）。对于商业太空企业，SOS 环境可以定义为：
采用多级的 BIST 架构设计...
摘要：在这个数字世界中，测试构建的架构已成为一项具有挑战性的任务，而不是构建。测试过程包括高成本和功耗。许多研究都参与了高效测试电路的构建，其中 BIST 是高效测试电路之一。BIST [内置自测试] 提供了一个低功耗、低成本测试电路的平台。BIST 的构建是通过 MULTISTAGE LFSR 解码器电路完成的，该解码器电路通过向构建的架构提供随机和完整的输入序列来为测试电路开辟一条道路。还采用了解码逻辑，使其完美适用于容错架构。据说，由 BIST 和 MULTISTAGE lfsr 组成的路面是查找电路工作故障的有效技术，因此这被称为容错架构，所提出的架构的构建是在 Xilinx ISE 中使用 verilog HDL 语言完成的。索引术语——BIST、MULTISTAGE lfsr、解码逻辑、线性反馈移位寄存器 (LFSR)、基准电路。