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World File Search System沟道效应
用于量子计算的 FDSOI 平台 | Quobly
以及在 V GT = V GS – V TH = 200mV 时本征电压增益（AV = gm /g D ），对于具有不同尺寸（沟道长度 L 和宽度 W）的器件，工作在 300K（RT，红色）和 4.2K（LT，蓝色）。由于 gm 主要由有效迁移率 (µ eff ) [8] 决定，因此对于长 L 器件，测得的 RT 和 LT 增加了 3-5 倍，具体取决于 W。另一方面，g D 的行为由 µ eff 和沟道长度调制的组合决定。由于 gm 和 g D 都与 µ eff 成正比，因此迁移率效应不会反映在 A V 中。随着 L 在 300K 和 4.2K 时的增加，较长 L 的短沟道效应 (SCE) 的降低会改善 g D ，从而改善 AV 。我们观察到的 AV 随 T 的微小差异可以用 SHE 来解释，这将在后面讨论。对于 L = 150nm，我们测量了 LT 和 RT 处的电压增益约为 39dB，这与 FDSOI [9] 的报告值相当。
InP和GaAs双栅极MOSFET的设计与分析
摘要 本文分析了一种由III族材料（铟、镓）和V族材料（磷化物、砷化物）统一构成的新型双栅极MOSFET（DG MOSFET）。由于其对短沟道效应的免疫、漏电流的减少和更高的扩展潜力，DG MOSFET成为低功耗应用最舒适的器件之一。在本文中，我们研究了基于磷化铟（InP）和砷化镓（GaAs）的DG MOSFET通过取代基于硅的传统DG MOSFET对最佳性能和漏极电流特性的影响。晶体管的沟道长度设定为20纳米。这两种器件都使用NanoHub模拟器建模，并使用Matlab检查了特性。通过相应的绘图结构对特性进行了描述性分析——能带结构、ID vs V GS特性、ID vs V GS特性、跨导。从提供的结果来看，基于 InP 的 DG MOSFET 器件提供的导通电流为 10 -3 A，优于基于硅和砷化镓 (GaAs) 的 DG MOSFET 器件。关键词：DG MOSFET、GaAs、InP、导通电流、关断电流
维罗纳，2024 年 6 月 10 日至 12 日
这大大加速了研究，也带来了新的挑战。在光电子领域，研究人员和行业正在努力提高 UV-C 发射器的效率，制造稳定可靠的短波长激光器，开发可见的微型 LED，并了解缺陷在限制器件性能和可靠性方面的作用。对于射频器件，主要挑战与器件缩放、损耗最小化、开发合适的背障以最大限度地减少短沟道效应以及可靠性优化有关。功率器件的研究受到 Si 和碳化硅竞争的推动，旨在通过缩放和使用 8 英寸硅衬底来最大限度地降低器件成本，将最大工作电压提高到 kV 以上，优化器件结构以确保在关断状态下、正栅极应力下和硬开关条件下的高可靠性。人们正在付出大量努力来开发可靠的垂直 GaN 器件，能够处理高功率/电流水平，和/或在 kV 范围内工作。 GaN基集成电路领域的最新改进进一步推动了紧凑、可靠的电源转换器的发展。
异质材料双栅极的建模与仿真
隧道场效应晶体管 (TFET) 被认为是未来低功耗高速逻辑应用中最有前途的器件之一，它将取代传统的金属氧化物半导体场效应晶体管 (MOSFET)。这是因为随着 MOSFET 尺寸逐年减小，以实现更快的速度和更低的功耗，并且目前正朝着纳米领域迈进，这导致 MOSFET 的性能受到限制。在缩小 MOSFET 尺寸的同时，面临着漏电流增加、短沟道效应 (SCE) 和器件制造复杂性等几个瓶颈。因此，基于隧道现象原理工作的 TFET 已被提议作为替代 MOSFET 的器件之一，后者基于热电子发射原理工作，将器件的亚阈值摆幅限制在 60mV/十倍。 TFET 具有多种特性，例如不受大多数短沟道效应影响、更低的漏电流、低于 60mV/dec 的更低亚阈值摆幅、更低的阈值电压和更高的关断电流与导通电流之比。然而，TFET 也存在一些缺点，例如掺杂 TFET 的制造工艺复杂，会导致各种缺陷。这些问题可以通过使用无掺杂技术来克服。该技术有助于生产缺陷更少、更经济的设备。另一个缺点是 TFET 表现出较低的导通电流。异质材料 TFET 可用于解决低离子问题。为了更好地控制异质材料 TFET 沟道，提出了双栅极。亚阈值摆幅 (SS) 是决定器件性能的重要参数之一。通过降低 SS，器件性能将在更低的漏电流、更好的离子/关断比和更低的能量方面更好。这个项目有 3 个目标：建模和模拟异质材料双栅极无掺杂 TFET (HTDGDL- TFET)。比较 Ge、Si 和 GaAs 作为源区材料的 TFET 性能。将 HTDGDL-TFET 用作数字反相器。将使用 Silvaco TCAD 工具进行模拟。已成功建模单栅极和双栅极 HTDL-TFET。已为该项目进行了 4 个模拟测试用例，以选择所提 TFET 的最佳结构。使用 Vth、SS、Ion、Ioff 和 Ion/Ioff 比等几个重要参数来测量 TFET 的性能。在所有 4 个测试用例中，最佳 TFET 结构以 Ge 为源区材料，源区和漏区载流子浓度为 1 × 10 19 𝑐𝑚 −3，沟道载流子浓度为 1 × 10 17 𝑐𝑚 −3，且无掺杂。这是因为器件的 Vth 值为 0.97V，SS 值为 15mV/dec，Ion/Ioff 比为 7 × 10 11 。设计的 TFET 反相器的传播延迟比 [21] 中的反相器短 75 倍，比市场反相器 [SN74AUC1G14DBVR] 短 29 倍。本文还提出了一些未来的工作。
二维集成电路透视图 - IuE
虽然已经证明了硅具有更高迁移率的材料，包括锗和各种 III-V 材料，但它们最多只在少数小众市场得到成功应用和商业化。硅技术取得巨大成功的原因是多方面的，例如硅的天然氧化物 (SiO 2 )、极其成熟和精细的加工能力，以及 n 型和 p 型金属氧化物半导体 (MOS) 晶体管的存在，这使得高效互补 MOS (CMOS) 逻辑成为可能。随着尺寸的进一步缩小，人们付出了巨大的努力来改进制造方法，以使硅场效应晶体管 (FET) 的性能稳步提高。目前，硅晶体管的技术节点处于 10 纳米以下范围。然而，在如此小的器件中，短沟道效应 (SCE)、增加的可变性和可靠性问题 [1]，以及 3 纳米以下通道的通道载流子迁移率降低 [2] 都对硅技术的继续使用构成了严峻挑战。为了克服由硅制成的超薄器件的缺点，近十年来，对晶体管结构替代材料系统的研究不断加强。所谓的 2D 材料已被证明对后硅技术特别有利，并有可能为上述硅技术的局限性提供解决方案。[3,4]
氧化镓垂直晶体管的高级TCAD仿真与校准
本文通过将模拟设置校准到垂直无结多栅极晶体管实验数据，介绍了先进的 β -Ga 2 O 3 TCAD 模拟参数和方法。通过仔细校准，确定了几个重要的 β -Ga 2 O 3 器件物理特性。研究了补偿掺杂和掺杂剂不完全电离的影响。使用了可以捕捉温度效应的电子飞利浦统一载流子迁移率 (PhuMob) 模型。我们还表明，界面陷阱可能对非理想亚阈值斜率 (SS) 不起作用，短沟道效应是 SS 退化的主要原因。我们还讨论了无结 Ga 2 O 3 晶体管的击穿机制，并表明其受到关断状态下沟道穿通的限制。校准后的模型与实验的电容-电压 (CV) 和电流-电压 (IV) 很好地匹配，可用于预测新型 β -Ga 2 O 3 器件的电性能。 © 2020 作者。由 IOP Publishing Limited 代表电化学学会出版。这是一篇开放获取的文章，根据知识共享署名 4.0 许可条款发布（CC BY，http://creativecommons.org/licenses/ by/4.0/），允许在任何媒体中不受限制地重复使用作品，前提是对原始作品进行适当引用。[DOI：10.1149/ 2162-8777/ab7673]
硅基内置低暗电流光电二极管... - CDN
与传统体硅相比，绝缘体上硅（SOI）衬底具有许多优势，包括低漏电流、低电容、低功耗、更好地抵抗短沟道效应（SCE）和卓越的缩放能力[1 – 4]。这使得SOI衬底不仅适用于传统的MOSFET，而且由于天然的衬底隔离[5 – 8]和更简单的多栅极设计，它也对新型半导体器件具有吸引力，例如TFET和Z2-FET。此外，建立在SOI平台上的光电探测器（PD）也表现出优异的光电性能。高工作速度、高抗辐射和低寄生电容的优势使基于SOI的PD在电子和光子集成电路（EPIC）、光通信系统和航空航天等许多应用领域中极具竞争力[9 – 16]。为了在 SOI 薄膜中形成 pn 光电二极管，通常使用常规离子注入来掺杂 Si 沟道 [17]。然而，离子注入会损坏并降低 Si 的质量，这个问题在缺乏种子层以促进再结晶的超薄 SOI 薄膜中尤其严重。此外，用于激活掺杂剂的高温退火可能会引起应力和损坏，并进一步降低器件的性能。为了克服这些缺点，可以使用电场诱导的静电掺杂 [18,19] 来形成 pn 结并完全避免离子注入。之前，我们已经证明在
![引用：GQ Han 和 Y Hao，面向 3 纳米以下技术节点的设计技术协同优化[J]。J. Semicond.，2021，42(2)，020301。http://doi.or](/simg/g:\will\search\icon\source\2\28acddce6f44f3281e206ba16d97d6c027ce9094.webp)
引用：GQ Han 和 Y Hao，面向 3 纳米以下技术节点的设计技术协同优化[J]。J. Semicond.，2021，42(2)，020301。http://doi.or
在过去的半个世纪里，摩尔定律在半导体领域的发展中扮演了至关重要的角色，而半导体领域的发展直接依赖于大约每两年一次的维度缩放。在每个技术节点上，微芯片的性能、功率、面积和成本 (PPAC) 都有望实现显著提升。然而，通过提高分辨率技术实现的激进间距缩放变得越来越难以维持。短沟道效应，例如高漏电流、漏极诱导势垒降低效应，会大大降低器件性能。因此，由于优越的静电可控性，器件架构从平面迁移到 3D 鳍状结构已被采用，以继续进一步缩放的步伐。目前，2020 年 5 纳米技术节点的栅极长度已令人难以置信地缩小到 12 纳米以下，接近量子力学极限。为了解决持续缩放问题，已经开发出一种工艺流程和设计定义之间的联合设计技术协同优化 (DTCO) 工作，它有助于通过及早识别缩放瓶颈并找到不会给设计或工艺点带来过重负担的路径来管理先进技术节点的提升。借助这种方法，摩尔定律可以继续推动其向 3 纳米以下节点迈进。
采用宏模型技术进行混合SET-CMOS逻辑反相器的设计与仿真
为了提高超大规模集成器件（VLSI）的性能，电路小型化是研究人员面临的巨大挑战[1-3]。事实上，将MOSFET尺寸缩小到纳米级也会带来一些问题。例如，功耗增加以及MOSFET沟道中电场增大可能导致势垒破裂，从而产生更大的漏电流，这可能会损坏器件。随着技术的进步，CMOS已经可以制造出来[4]。然而，减小MOS晶体管尺寸会导致一些基本的物理效应：短沟道效应[5]、栅极氧化层和高场效应[6,7]。这些问题促使人们探索具有更大可扩展性潜力的后续技术，如单电子器件（SET）技术[8-11]。SET最近因其纳米级超低功耗而备受关注[12-16]。尽管 SET 具有这些有趣的特性，但它仍存在集成限制。主要问题是 SET 在室温下运行需要极小的岛容量，因此实际上意味着室温下运行的岛尺寸小于纳米 [17]。单电子元件的第二个主要问题是背景电荷的随机性。事实上，绝缘环境中捕获的单个带电杂质会使岛极化，在其表面产生 e 数量级的镜像电荷。该负载可有效地从外部负载中减去 [18]。SET 与 CMOS 技术的混合已成为下一代超小型 [19-21]、低功耗、高速纳米器件的有希望的候选者。为了了解基于 SET 的电路的特性并探索其应用，对该器件进行模拟和建模已变得非常重要 [22-25]。SET 模拟通常基于
理学硕士物理学第二年拟议的方案和教学大纲...
高级电子学学分 3-0-0：3 课程教育目标： COE1 让学生熟悉先进的电子设备及其应用。 COE2 培养对数字电路设计和使用微控制器连接简单系统的理解。 COE3 培养对通信系统的理解。 UNIT-1 9 L 半导体器件：载流子的漂移和扩散、电荷的产生和复合、直接和间接半导体。PN 结、二极管方程、PN 结的势垒宽度和电容、变容二极管、开关二极管、作为开关和放大器的 FET、光电器件：LED、二极管激光器、光电探测器和太阳能电池。 UNIT-2 9 L 先进电子设备：金属氧化物场效应晶体管 (MOSFET)、MOSFET 中的短沟道效应、鳍式场效应晶体管 (FinFET)、铁电场效应器件和 2D 纳米片器件；新兴存储设备：DRAM、ReRAM、FeRAM 和相变存储器 (PCM) 以及通用存储设备。UNIT-3 10 L 模拟系统：锁相环及其应用频率倍增；模拟乘法器及其应用；对数和反对数放大器；仪表放大器；传感器：温度、磁场、位移、光强度和力传感器组合电路设计：编程逻辑器件和门阵列、7 段和 LCD 显示系统、数字增益控制、模拟多路复用器、基于 PC 的测量系统；序贯电路设计：不同类型的 A/D 和 D/A 转换技术、TTL、ECL、MOS 和 CMOS 操作和规格。 UNIT-4 9 L 通信系统：通信系统的概念、电磁频谱的作用、通信系统术语的基本概念、调制的必要性、幅度、频率、脉冲幅度、脉冲位置、脉冲编码调制、通信系统中的信息、编码、脉冲调制的类型、脉冲宽度调制 (PWM)、脉冲位置调制 (PPM)、脉冲编码调制 (PCM) 的原理；数字通信简介。参考书：