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面向未来移动混合的硬件内存管理...
摘要 — 当前移动应用的内存占用量快速增长，对内存系统设计构成巨大挑战。DRAM 主内存不足会导致内存和存储之间频繁的数据交换，这一过程会损害性能、消耗能量并降低典型闪存设备的写入耐久性。另一方面，更大的 DRAM 具有更高的漏电功率并会更快耗尽电池电量。此外，DRAM 的扩展趋势使得 DRAM 在移动领域的进一步增长因成本而变得难以承受。新兴的非易失性存储器 (NVM) 有可能缓解这些问题，因为它的单位成本容量高于 DRAM，并且静态功耗极低。最近，出现了各种 NVM 技术，包括相变存储器 (PCM)、忆阻器和 3-D XPoint。尽管有上述优势，但与 DRAM 相比，NVM 的访问延迟更长，并且 NVM 写入会产生更高的延迟和磨损成本。因此，将这些新内存技术集成到内存层次结构中需要从根本上重新构建传统系统设计。在本研究中，我们提出了一种硬件加速内存管理器 (HMMU)，它在平面地址空间中寻址，并将一小部分 DRAM 保留用于子页块级管理。我们在这个内存管理器中设计了一组数据放置和数据迁移策略，以便我们能够利用每种内存技术的优势。通过用这个 HMMU 增强系统，我们降低了整体内存延迟，同时还减少了对 NVM 的写入。实验结果表明，与未来可能难以维持的全 DRAM 基线相比，我们的设计实现了 39% 的能耗降低，而性能仅下降了 12%。
纳米级应力局部化对 GaN 高迁移率晶体管辐射敏感性的影响
原子位移的高阈值能量（Ed）[5]、点缺陷的动态退火[6]以及没有传统的栅极绝缘体[7]，这些使得它们在辐射环境中也具有吸引力。GaN HEMT 中故意引起的应力场在整个通道中基本是均匀的。这可能是为什么局部应力的概念尚未在文献中研究的原因。另一个原因可能是局部应力的全局平均值很小；这似乎太小而无法影响任何特性。最后，以纳米级分辨率映射机械应力是一项艰巨的任务。所有这些因素使得 GaN HEMT 文献只能研究均匀应力场的作用。但是，关态偏置可能会在电场周围引起高度局部化的机械应力。[8] 器件制造和设计特征也会产生应力局部化。然而，目前还没有人齐心协力绘制机械应力的空间非均匀性图，以研究其对晶体管特性的影响。常用的实验技术，如悬臂[9]、三点弯曲[10]和四点弯曲[11]，都无法捕捉到应力局部化。衬底去除[12,13]也用于产生均匀的弯曲应力。本研究的动机来自应力约束效应提供的识别易受辐射区域的机会。我们假设纳米级约束应力（机械热点）可能决定辐射损伤（甚至是操作性能下降）的特定位置成核。例如，HEMT 的栅极漏电被归因于促进肖特基接触金属化相互扩散的局部应力强度。[14]只有少数研究试图控制固有应力以显示对辐射效应的明显影响。 [15,16] 有必要将这些研究扩展到特定类型的辐射和压力。
数字集成电路的综合和优化策略的开发和评估
数字集成电路的综合与优化策略是十分重要的课题。近年来，人们对这一领域的兴趣日益浓厚，因为它在当前技术革命的各个领域都具有实用性。计算机辅助设计 (CAD) 技术为高效、成功地设计大规模高性能电路提供了方法，可用于从汽车到生物医学信号处理等广泛的应用领域。设计复杂性的急剧增加使得开发自动化技术势在必行，以便在更短的时间内获得足够的结果。因此，需要开发更智能的策略来减少设计过程中的人机交互。人机交互既费时又容易出错。策略必须克服面积时序、能耗和可测试性等多项挑战。可测试性对于减少测试时间非常重要，而测试时间是设计过程中成本最高的部分。本论文重点开发和评估了数字集成电路的几种综合和优化策略，比较了流程中不同选择对主要设计指标（即功率、面积和时序）的影响。目标是开发一种能够以最小的复杂性和时间最小化指标的流程。此外，还验证和评估了开发的策略，展示了关键参数如何影响结果以及如何调整流程以获得更好的结果。这些策略应用于混合信号 ASIC 设计以评估结果。该项目从稳定且可扩展的基本综合流程开始，并从该流程开始，探索可能的进一步策略。开发这些流程变体的主要领域是时钟门控、不同单元库的引入以及流程中不同的优化序列。通过引入克隆技术或相关参数的变化（例如最大扇出、最小带宽和最大级数），探索了时钟门控。各种类型的单元库、低漏电和低规模都用于研究具有较少限制电源模型的设计或具有较少时序问题的设计。已经制定了管理
夹式粘合 CCPAK-1212：设计下一代 GaN 产品 Serge Karboyan、Ding Yandoc、Barr Licup、Manikant、Sara Martin Horcajo、Stefano
夹片键合 CCPAK-1212：设计下一代 GaN 产品 Serge Karboyan、Ding Yandoc、Barr Licup、Manikant、Sara Martin Horcajo、Stefano Dalcanale、John Denman、Zainul Fiteri、Hagop Tawidian、Manfred Rowe、Sven Zastrau、Adam Brown 和 Bas Verheijen Nexperia，Bramhall Moor Ln，斯托克波特，大曼彻斯特，英国 关键词：GaN、AlGaN、CCPAK1212、夹片键合、封装、产品可靠性。 引言 Nexperia 的商业化 GaN 基功率晶体管在功率器件市场表现出巨大优势，在 650 V 时提供低导通电阻。为了在不同应用（如车载充电器、DC-DC 转换器、牵引逆变器）[1、2] 中实现这种出色性能，Nexperia 推出了一种新型夹片键合封装 HEMT，在高工作电压下具有低关断态漏电。虽然这是 GaN 行业中第一个推出完全夹片键合解决方案而不需要任何引线键合连接的解决方案，但该解决方案的电感比引线封装低 5 倍（2.37 nH 对比近 14 nH），并且封装电阻超低，热阻小于 0.5 K/W [3]。要保持这种性能，需要高水平的器件工程设计，包括 HEMT 设计、MOSFET 设计以及紧凑型 CCPAK 中的共源共栅配置，从而形成具有行业领先性能的创新封装。夹片键合配置用于优化热性能和电气性能，简化的共源共栅可避免使用栅极驱动器。结果与讨论图 1 显示了共源共栅配置中的无引线键合 GaN HEMT 和 Si MOSFET。这些器件位于
用于 2D 晶体管的原生高 k 氧化物 - IuE
过去 60 年，集成电路中晶体管数量的迅猛增长推动了电子技术的进步。因此，现代电子芯片包含数十亿个场效应晶体管 (FET)，而最先进的硅 FET 由薄至 7 纳米（相当于 13 个原子层 1 ）的结构构成。然而，像硅这样的三维材料在进一步减小厚度时，迁移率会急剧下降。此外，非晶态和粗糙的沟道/氧化物界面（也存在于先进的高 k 技术中，如二氧化铪，HfO 2；k，介电常数）的影响变得越来越有害。因此，仅仅依靠标准硅技术进一步缩小现代电子设备的体积正在慢慢停滞 2 。继续缩小设备体积最有希望的解决方案之一是使用具有原子级厚度的二维 (2D) 沟道 3、4 的 FET，它们本质上提供亚纳米级的沟道厚度。然而，2D 技术缺乏能像二氧化硅 (SiO 2 ) 与硅一样有效的绝缘体。理想情况下，这种绝缘体必须能够扩展到等效氧化物厚度 (EOT；与某种替代绝缘体产生相同电容的 SiO 2 厚度) 的单个纳米以下，并且质量足够高以保持低漏电流。此外，绝缘体应该与通道具有明确的界面，绝缘体缺陷数量少，并且介电稳定性高。Hailin Peng 和同事在《自然电子学》上撰文，表明高迁移率 2D 半导体 Bi 2 O 2 Se 可以共形氧化为原子级薄的天然氧化物亚硒酸铋 (Bi 2 SeO 5 )，随后可用作 FET 5 中的栅极绝缘体。目前，六方氮化硼 (hBN) 被广泛认为是二维电子器件最有前途的绝缘体，因为它是结晶的，并且具有干净的范德华界面 6 。然而，hBN 不太可能满足低漏电要求
帽层对6英寸Si(111)衬底上生长的AlN势垒HEMT性能的影响
近年来，氮化镓 (GaN) 基高电子迁移率晶体管 (HEMT) 因其在降低开关损耗、维持高击穿电压以及保持高温稳定性方面所表现出的卓越性能，其商业化进程不断加快 [1,2]。大尺寸 Si 衬底上 GaN 外延生长技术的进步降低了生产成本。同时，Si 上的 HEMT 器件可以轻松集成到现有的 Si 铸造厂中 [4-6]。上述优势使 GaN 基 HEMT 器件更接近大众市场应用。阻挡层是 HEMT 器件中的关键元件之一，它决定了导电通道的电阻。AlGaN 是最常用的阻挡材料。在 AlGaN / GaN 界面区域形成的二维电子气 (2DEG) 表现出良好的稳定性、低的薄层电阻、高的载流子密度和高的电子迁移率 [7,8]。由于在 AlN / GaN 界面区域形成了更高的 2DEG 密度，AlN 作为阻挡层材料也引起了人们的关注 [9]。据报道，薄层电阻 (Rs) 值低至 128 Ω/sq，2DEG 密度为 3.21 × 10 13 / cm 2 [10]。此外，在 AlN 系统中可以避免合金散射，从而提高 2DEG 霍尔迁移率 [11,12]。已经证明了基于 AlN 阻挡层的 HEMT 器件具有低栅极漏电和高 I on / I off 比 [13]。表 1 总结了最近对具有最佳 Rs 性能的 AlN / GaN 异质结构的研究。然而，由于 AlN 与 GaN 沟道层的晶格失配较大 (2.5%)，因此 AlN 的弛豫是一个主要挑战。氮化硅 (SiN x ) 帽层已被用作表面钝化层，以避免/减少 AlN 弛豫 [ 14 ] 。然而，钝化帽层的成分和厚度对抑制弛豫的影响很少被研究。在本文中，我们报告了包含原位生长的 GaN 和/或 SiN x 帽层的 AlN/GaN 异质结构的长期 2DEG 稳定性。
综述——宽带隙和超宽带隙半导体的辐射损伤
宽带隙半导体 SiC 和 GaN 已经作为功率器件商业化，用于汽车、无线和工业电源市场，但它们在太空和航空电子应用中的应用受到重离子暴露后易发生永久性性能退化和灾难性故障的阻碍。这些宽带隙功率器件的太空认证工作表明，它们易受无法屏蔽的高能重离子空间辐射环境（银河宇宙射线）的损坏。在太空模拟条件下，GaN 和 SiC 晶体管在其额定电压的约 50% 下表现出故障敏感性。同样，在重离子单粒子效应测试条件下，SiC 晶体管容易受到辐射损伤引起的性能退化或故障，从而降低了它们在太空银河宇宙射线环境中的实用性。在 SiC 基肖特基二极管中，在额定工作电压的 ∼ 40% 时观察到灾难性的单粒子烧毁 (SEB) 和其他单粒子效应 (SEE)，并且在额定工作电压的 ∼ 20% 时漏电流出现不可接受的下降。超宽带隙半导体 Ga 2 O 3 、金刚石和 BN 也因其在电力电子和日盲紫外探测器中的高功率和高工作温度能力而受到探索。从平均键强度来看，Ga 2 O 3 似乎比 GaN 和 SiC 更能抵抗位移损伤。金刚石是一种高度抗辐射的材料，被认为是辐射探测的理想材料，特别是在高能物理应用中。金刚石对辐射暴露的响应在很大程度上取决于生长的性质（自然生长与化学气相沉积），但总体而言，金刚石对高达几 MGy 的光子和电子、高达 10 15（中子和高能质子）cm − 2 和 > 10 15 介子cm − 2 的辐射具有抗辐射能力。BN 对高质子和中子剂量也具有抗辐射能力，但由于中子诱导损伤，h-BN 会从 sp 2 杂化转变为 sp 3 杂化，并形成 c-BN。宽带隙和超宽带隙半导体对辐射的响应，尤其是单粒子效应，还需要更多的基础研究。© 2021 电化学学会（“ ECS ” ）。由 IOP Publishing Limited 代表 ECS 出版。[DOI：10.1149/2162-8777/ abfc23 ]
MoS2 原子片中单缺陷忆阻器的观察
非挥发性电阻开关，也称为忆阻器 1 效应，即电场改变双端器件的电阻状态，已成为高密度信息存储、计算和可重构系统 2 – 9 开发中的一个重要概念。过去十年，非挥发性电阻开关材料（如金属氧化物和固体电解质）取得了实质性进展。长期以来，人们认为漏电流会阻止在纳米薄绝缘层中观察到这种现象。然而，最近在过渡金属二硫属化物 10, 11 和六方氮化硼 12 夹层结构（也称为原子阻断器）的二维单分子层中发现的非挥发性电阻开关推翻了这种观点，并由于尺寸缩放的好处增加了一个新的材料维度 10, 13。我们在此以单层 MoS 2 为模型系统，阐明了原子片中切换机制的起源。原子成像和光谱表明，金属取代硫空位会导致电阻发生非挥发性变化，这得到了缺陷结构和电子状态计算研究的证实。这些发现提供了对非挥发性切换的原子理解，并开辟了精确缺陷工程的新方向，精确到单个缺陷，朝着实现最小的忆阻器的方向发展，以应用于超密集存储器、神经形态计算和射频通信系统 2、3、11。通过结合扫描隧道显微镜/扫描隧道光谱 (STM/STS) 和局部传输研究，我们观察到硫空位（MoS 2 单层中的主要缺陷）在其天然形式下不起低电阻路径的作用，这与金属氧化物存储器中氧空位的影响形成鲜明对比。 然而，从底部或顶部电极迁移的金属离子（例如金离子）可以取代硫空位，产生导电的局部态密度 (LDOS)，从而驱动原子片进入低阻状态。 在反向电场下去除金原子后，缺陷恢复其初始空位结构，系统返回到高阻状态。 这种导电点切换机制类似于在原子级上形成导电桥存储器 14。然而，它本质上是不同的，也是独一无二的，因为单个金属离子填充了晶格中的单个空位，而不是通过高度无序的材料形成金属桥。我们发现硫空位在 2 纳米间距处稳定，导致忆阻器密度约为每 1 个单位