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World File Search System现场可编程门阵列
基于 FPGA 的闭环睡眠调节系统——...
摘要 — 闭环睡眠调节是一种治疗睡眠障碍和提高睡眠益处的新兴研究范式。然而，两大障碍阻碍了这一研究范式的广泛应用。首先，受试者通常需要通过有线连接到机架式仪器上进行数据采集，这会对睡眠质量产生负面影响。其次，传统的实时睡眠阶段分类算法性能有限。在这项工作中，我们通过开发一种支持设备闭环操作的睡眠调节系统来克服这两个限制。睡眠阶段分类是使用轻量级深度学习 (DL) 模型执行的，该模型由低功耗现场可编程门阵列 (FPGA) 设备加速。DL 模型使用单通道脑电图 (EEG) 作为输入。两个卷积神经网络 (CNN) 用于捕获一般和详细特征，双向长短期记忆 (LSTM) 网络用于捕获时变序列特征。使用 8 位量化来降低计算成本，同时不影响性能。DL 模型已使用包含 81 名受试者的公共睡眠数据库进行了验证，实现了最先进的 85.8% 的分类准确率和 79% 的 F1 分数。开发的模型还显示出可以推广到不同通道和输入数据长度的潜力。闭环同相听觉刺激已在测试台上得到演示。
在核反应堆中使用基于 FPGA 的 I&C 系统的设计问题
FPGA（现场可编程门阵列）广泛应用于工业的各个领域。FPGA 可用于执行对安全至关重要且需要高可靠性的功能，例如汽车、飞机控制和辅助以及航空航天工业中的关键任务应用。凭借这些优点，FPGA 在核电站仪表和控制 (I&C) 系统中的应用，尤其是反应堆保护系统 (RPS)，受到全世界越来越多的关注。原因包括传统的模拟电子技术已经过时。新反应堆的 I&C 系统已设计为采用数字设备，例如 PLC（可编程逻辑控制器）和 DCS（分布式控制系统）。但是，基于微处理器的系统可能由于其复杂的特性而无法简单地满足要求。例如，微处理器内核一次执行一条指令，并且需要操作系统来管理程序的执行。反过来，FPGA 可以在没有操作系统的情况下运行，并且设计架构本质上是并行的。在本文中，我们旨在评估基于 FPGA 的解决方案的这些和其他优势以及局限性，同时考虑到在核电站 I&C 系统中使用 FPGA 的设计指南和规定。我们还将研究 FPGA 中的一些电路设计技术，以帮助减轻故障并提供冗余。目标是展示基于 FPGA 的系统如何为现代化项目中的 I&C 系统和 RMB（巴西多用途反应堆）提供具有成本效益的选择，确保安全可靠的运行，满足分离、冗余和多样性等许可要求。
在核反应堆中使用基于 FPGA 的 I&C 系统的设计问题
FPGA（现场可编程门阵列）广泛应用于工业的各个领域。FPGA 可用于执行对安全至关重要且需要高可靠性的功能，例如汽车、飞机控制和辅助以及航空航天工业中的关键任务应用。凭借这些优点，FPGA 在核电站仪表和控制 (I&C) 系统中的应用，尤其是反应堆保护系统 (RPS)，受到全世界越来越多的关注。原因包括传统的模拟电子技术已经过时。新反应堆的 I&C 系统已设计为采用数字设备，例如 PLC（可编程逻辑控制器）和 DCS（分布式控制系统）。但是，基于微处理器的系统可能由于其复杂的特性而无法简单地满足要求。例如，微处理器内核一次执行一条指令，并且需要操作系统来管理程序的执行。反过来，FPGA 可以在没有操作系统的情况下运行，并且设计架构本质上是并行的。在本文中，我们旨在评估基于 FPGA 的解决方案的这些和其他优势以及局限性，同时考虑到在核电站 I&C 系统中使用 FPGA 的设计指南和规定。我们还将研究 FPGA 中的一些电路设计技术，以帮助减轻故障并提供冗余。目标是展示基于 FPGA 的系统如何为现代化项目中的 I&C 系统和 RMB（巴西多用途反应堆）提供具有成本效益的选择，确保安全可靠的运行，满足分离、冗余和多样性等许可要求。
32 微电极低功耗 FPGA 设计集成...
摘要：许多实验都要求在检测和处理神经脑活动时具有较低的延迟，从动作到反应的时间约为几毫秒。本文介绍了一种亚毫秒级检测和通信尖峰活动的设计，该设计由 32 个皮层内微电极阵列检测，利用现场可编程门阵列 (FPGA) 提供的实时处理。该设计嵌入在 Intan Technologies 的商用 RHS 刺激/记录控制器中，该控制器允许记录皮层内信号并执行皮层内微刺激 (ICMS)。尖峰检测器 (SD) 基于平滑非线性能量算子 (SNEO)，并包括一种新方法来估计基于 RMS 的独立于放电率的阈值，可以对其进行调整以精细检测单个动作电位 (AP) 和多单位活动 (MUA)。低延迟 SD 与 ICMS 功能相结合，为依赖于神经元活动相关刺激的脑机接口 (BCI) 闭环实验创建了一个强大的工具。该设计还包括：三阶 Butterworth 高通 IIR 滤波器和 Savitzky-Golay 多项式拟合；特权快速 USB 连接，用于将检测到的尖峰传输到主机，以及亚毫秒延迟通用异步接收器-发射器 (UART) 协议通信，用于发送检测和接收 ICMS 触发器。该项目的源代码和说明可以在 GitHub 上找到。
个人简历姓氏和名字 STERPONE ...
书 (2) [L2] N. Battezzati、L. Sterpone、M. Violante，“可重构现场可编程门阵列在关键任务应用中的应用”，Springer，第 1 版，2010 年，220 页，ISBN: 978-1-4419-7594-2。DOI: 10.1007/978-1-4419-7595-9 [L1] L. Sterpone，“电子系统设计技术在安全关键应用的应用”，2008 年，Springer，第 26 卷，伦敦 (UK)，ISBN 978-1-4020-8978-7。自 2009 年 1 月 14 日起归类为 ISI。发表在以下大学的图书馆：苏黎世联邦理工学院、斯坦福大学、柏林工业大学、代尔夫特理工大学。书籍章节（3） [CL3] M. Sonza Reorda、L. Sterpone、M. Violante，“瞬态故障检测和补偿的先进技术”，已接受在 IGI Global 书籍“可靠嵌入式系统的设计和测试技术”上出版，2010 年。 [CL2] Sterpone，L.，Collino，F.，Camussi，G.，Loconsole，C.，“MicroRNA 阵列的分析和聚类：一种高效可靠的新计算方法”，2011 年，实验医学和生物学进展，696，第 679-688 页。，ISBN：978-1-4419-7045-9。 DOI: 10.1007/978-1-4419-7046-6_69 [CL1] L. Sterpone，“FPGA PAL 设计工具”，Wiley 计算机科学与工程百科全书，2008 年，第 1316 – 1326 页，ISBN：9780470050132 国际期刊 (54)：[J54] Bozzoli L.、Sterpone, L.. 一种针对可重构 SRAM FPGA 的优化帧驱动路由算法。获得 IEEE ACCESS 认可
![arXiv:2102.11230v2 [physics.ins-det] 2021 年 4 月 13 日](/simg/g:\will\search\icon\source\1\169fa343fa4d4d23df65387892fb8f54bf44d44f.webp)
arXiv:2102.11230v2 [physics.ins-det] 2021 年 4 月 13 日
激光冷却的原子、离子和分子是值得研究的有趣而动态的系统，并且被用于开发许多量子技术。这些技术包括精密原子钟 1、2、量子计算机和模拟器 3、4 和量子传感器 5、6。原子、分子和光学 (AMO) 物理实验通常是来自不同来源和制造商的大量商用或定制仪器的组合，这些仪器需要同步且可重复地运行。同步是通过使用专门的软件套件来控制具有确定性时序的主数字模式发生器或时钟设备来实现的，该时钟设备向其他硬件设备发送触发信号。SpinCore 7 的 PulseBlaster 是一种基于现场可编程门阵列 (FPGA) 的商用设备，通常用作许多 AMO 实验 8 中的主时钟，并且与许多不同的软件套件兼容。许多大学团体还设计了基于微控制器或 FPGA 的定制设备作为主时钟。微控制器将处理能力与许多外设相结合，可直接与硬件接口，并已在各种物理实验中得到广泛应用 9 – 12 。另一方面，FPGA 可以灵活地修改整个系统架构以适应功能的变化，尽管它们需要更多的开发专业知识。尽管学习难度较大，但 FPGA 已成为许多物理实验中控制设备的常见选择，并且能够很好地适应更复杂的架构以及模块化架构 13 – 17 。控制实验的另一种方法是创建一个完整的软件和模块化硬件基础设施，并设计有内置时序同步功能。这种方法的两个商业示例是
使用FPGA
尽管有福利，但现有的受信任的执行环境（TEE）或飞地因缺乏透明度，脆弱性和各种限制而受到批评。一个重要的限制是，它们仅提供无法为不同应用程序定制的静态和固定的硬件信任计算基础（TCB）。该设计通过在软件TCB中的硬件TCB和Buggy外围驱动程序中包括不需必要的外围设备，违反了特权的原则。此外，现有的TEE Time-Share带有丰富的执行环境（REE）的处理器核心，使执行效率较低，并且容易受到缓存侧通道攻击的影响。尽管许多以前的项目都集中在SGX，TrustZone或RISC-V上的TEE中解决软件问题，但硬件系统设计中固有的某些TEE问题是无法单独使用软件解决的。在本文中，我们提出了byotee（build y我们的生锈的ecution e n-Vironments），这是一种易于使用的硬件和软件共同设计的基础架构，用于使用现场可编程门阵列（FPGA）构建飞地（FPGA）。Byotee使用自定义的硬件TCB创建飞地，并建立一个动态的信任根，该根源允许从硬核系统上的预先介绍软件中不受限制执行对安全敏感的应用程序（SSA）。ad的byotee提供了证明飞地硬件和软件堆栈的完整性的机制。我们为Xilinx系统芯片（SOC）FPGA实施了一个Byotee系统。针对四个SSA和12个基准应用的低端Zynq-7000系统的评估证明了BYOTEE框架的使用，安全性，有效性和性能。
进入第三维度：3D 可重构加速设备的架构探索工具
摘要 — 最近的芯片集成工艺使多个有源芯片能够在同一封装中进行 3D 堆叠，从而提供更高的逻辑密度、更低的功耗和显著的芯片间带宽。现场可编程门阵列 (FPGA) 可以从 3D 芯片集成中受益，方法是堆叠多个同质 FPGA 结构以增加逻辑容量，或与其他异构专用集成电路 (ASIC) 集成。这开启了无数的研究问题和相互关联的设计选择。然而，我们缺乏建模这些 3D 可重构设备并定量探索其巨大设计空间所需的工具。在这项工作中，我们增强了现有的 FPGA 架构探索工具并构建了新的工具来解决这一差距，重点关注电路级结构建模、3D 集成考虑、系统级架构和计算机辅助设计 (CAD) 工具。我们通过集成升级版的 COFFE 自动晶体管尺寸调整工具来扩展 RAD-Gen 框架，该工具支持 7 nm FinFET，并为较新的工艺技术提供更精确的金属感知面积模型。我们还在 RAD-Gen 中实现了新工具，用于对 3D 架构的芯片间连接和电源分配网络进行建模。此外，我们还推出了新版多功能布局布线 (VPR) 工具，该工具可以对 3D 设备进行建模，并对其架构描述语言和布局布线引擎进行了增强。最后，我们通过对同构和异构 3D 可重构设备进行建模和评估，展示了我们增强工具的功能。
FPGA实现256位密钥AES算法分字节块优化及
印度班加罗尔理工学院 M. Tech 系助理教授 2 摘要：硬件安全涉及各种操作，包括电子商务、银行、通信、卫星、图像处理等领域。密码学不过是将纯输入文本转换为密码输出或反之亦然的过程。密码学有三种形式：私钥密码学、公钥密码学和哈希函数。私钥只不过是使用类似的密钥进行加密和解密过程，而公钥只不过是使用两个不同的密钥进行加密和解密过程。由于 AES 使用类似的密钥进行加密和解密，因此这种类型的性能非常重要，易于应用，并且需要的处理能力真正较低。加密过程是保护特定信息或数据通信的唯一方法。根据密钥长度，它更有效，并且有三种密钥长度选项可用，它们是 128 位、192 位和 256 位关键长度。密钥长度越长，破解系统或入侵系统所需的时间就越长。AES 执行四种不同的功能或转换，它们如下：子字节、移位行和混合列与添加轮密钥。通过使用流水线架构和 LUT，可以实现更高的速度。所提出的架构是在优化时序的基础上形成的，这是通过使用 verilog HDL 实现的。关键词：AES（高级加密标准）、FPGA（现场可编程门阵列）、LUT（查找表）、混合（混合列）移位（移位行）、子（子字节）。
Deep Spiking Delayed Feedback Reservoirs and Its Application in Spectrum Sensing of MIMO-OFDM Dynamic Spectrum Sharing
在本文中，我们引入了一种深度脉冲延迟反馈储存器 (DFR) 模型，将 DFR 与脉冲神经元相结合：DFR 是一种新型的循环神经网络 (RNN)，能够捕捉时间序列中的时间相关性，而脉冲神经元是节能且符合生物学原理的神经元模型。引入的深度脉冲 DFR 模型具有节能的特点，并且能够分析时间序列信号。介绍了这种深度脉冲 DFR 模型的相应现场可编程门阵列 (FPGA) 硬件实现，并评估了底层的节能和资源利用率。探索了各种脉冲编码方案，并确定了用于分析时间序列的最佳脉冲编码方案。具体来说，我们利用动态频谱共享 (DSS) 网络中基于 MIMO-OFDM 的认知无线电 (CR) 中的频谱占用时间序列数据来评估所引入模型的性能。在 MIMO-OFDM DSS 系统中，可用频谱非常稀缺，高效利用频谱至关重要。为了提高频谱效率，第一步是确定现有用户未使用的频段，以便次要用户 (SU) 可以使用它们进行传输。由于信道相关性以及用户活动，不同时隙中频带的频谱占用行为存在显著的时间相关性。所引入的深度尖峰 DFR 模型用于捕获频谱占用时间序列的时间相关性，并预测未来时隙中潜在的频谱接入的空闲/繁忙子载波。评估结果表明，与传统的基于能量检测的策略和基于学习的支持向量机（SVM）相比，我们引入的模型在接收者操作特性（ROC）曲线上实现了更高的曲线下面积（AUC）。