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高品质电子设计
第 26 届国际高质量电子设计研讨会 (ISQED'25) 是领先的电子 IC 和系统设计会议，旨在弥合电子设计工具和流程、集成电路技术、工艺和制造之间的差距，以实现设计质量。ISQED 是处理可制造性和质量问题的先驱和领先的国际会议。ISQED 强调电子设计的整体方法，并打算强调和加速 IC 和系统设计、EDA、半导体工艺技术和制造社区之间的合作。ISQED 将以混合形式举行，为期三天，从周三到周五，在多个平行轨道上举办同行评审的技术演示、几位主题演讲者、嵌入式教程、嵌入式峰会和其他非正式会议。会议记录和论文将在 IEEE Xplore 数字图书馆中发布，并由 SCOPUS 索引。如需任何信息，请发送电子邮件至 isqedisqed@gmail.com 联系出版委员会。
美国陆军作战能力
e. 超级计算技术 12 f. 分布式仿真、集成和互操作性 12 2. 材料研究（MR）活动 13 a. KCI-MR-1：士兵和平台电源系统材料 13 b. KCI-MR-2：节能电子学和光子学 17 c. KCI-MR-3：敏捷快捷制造 17 d. KCI-MR-4：量子科学 21 e. KCI-MR-5：响应材料的能量耦合物质（ECM） 22 f. KCI-MR-6：轻质材料 22 g. CCE-MR-1：材料设计 23 h. CCE-MR-2：材料合成与加工 24 i. CCE-MR-3：材料特性与发现 25 j. 光子学 26 k. 定位、导航和授时（PNT） 28 l. 能源和功率 29生物源传感器、电源、设备和材料研究 (MR) 30 n. RF 至 THz 设备和集成电路技术 31 3. 机动科学 (ScMVR) 活动 31
设计和仿真可逆的时间同步量子点蜂窝蜂窝自动机组合逻辑回路与超低能量耗散
摘要量子点蜂窝自动机（QCA）代表新兴的纳米技术，该纳米技术有望取代当前的互补金属 - 氧化物 - 氧化物 - 氧化电导剂数字整合电路技术。QCA构成了一种极为有希望的无晶体管范式，可以将其降低到分子水平，从而促进TERA级设备的整合和极低的能量耗散。可逆QCA电路的可逆性从逻辑级别降低到物理水平，可以执行比Landauer能量限制（KBTLN2）耗散能量更少的计算操作。逻辑门的时间同步是必不可少的附加要求，尤其是在涉及复杂电路的情况下，以确保准确的计算结果。本文报告了逻辑和物理上可逆的时间同步QCA组合逻辑电路的八个新的设计和仿真。此处介绍的新电路设计减轻了时钟延迟问题，这些问题是由逻辑门信息的非同步，通过使用固有的更对称的电路配置引起的。模拟结果证实了提出的可逆时间同步QCA组合逻辑电路的行为，该逻辑电路表现出超大的能量耗散，并同时提供了准确的计算结果。
减少场耦合纳米技术中的导线交叉
摘要 — 在电路设计领域，与传统的基于晶体管的逻辑相比，场耦合纳米技术 (FCN) 等新兴技术提供了独特的机会。然而，FCN 也带来了一个关键问题：线路交叉对电路稳健性的重大影响。这些交叉要么无法实现，要么会严重降低信号完整性，对高效电路设计造成重大障碍。为了应对这一挑战，我们提出了一种新方法，专注于减少 FCN 电路中的线路交叉。我们的方法引入了 LUT 映射和分解的组合，旨在在逻辑综合过程中产生有利的网络结构，以最大限度地减少线路交叉。这个新的优化指标优先于节点数和关键路径长度，以有效应对这一挑战。通过实证评估，我们证明了所提出方法的有效性，可将线路交叉的第一次近似值降低 41%。69%。这项研究为推进新兴电路技术中的线路交叉优化策略做出了重大贡献，为后 CMOS 逻辑时代更可靠、更高效的设计铺平了道路。
年报
集团为国内芯片设计企业，产品线广泛，拥有安全及识别芯片、非挥发性存储器、智能电表芯片及可编程门阵列FPGA四大产品线，同时通过附属公司上海华岭集成电路技术股份有限公司（「华岭集成」）为客户提供芯片测试服务。2022年，集团实现营业收入约人民币35.39亿元，较去年同期增长37.31%；归属于母公司股东的净利润约人民币10.77亿元，较去年同期增长109.31%；综合毛利率64.67%。截至2022年12月31日止年度，集成电路行业由2021年的全球性芯片短缺转为结构性短缺。 2022年，消费电子芯片价格明显下滑，汽车芯片持续缺货，碳化硅芯片缺口较大，半导体行业整体处于下行周期，加大企业经营挑战。为应对以消费电子产品为代表的部分芯片需求下滑，集团聚焦重点领域及新兴市场，积极开拓工业级、消费及高可靠应用市场。
施加应力对薄ZR的铁电性的影响...
摘要：已经广泛研究了基于HFO 2的铁电材料，用于将其用于铁电FET，这与常规CMOS过程兼容。但是，材料固有的疲劳特性的问题限制了其用于设备应用的潜力。本文系统地研究了拉伸应力和退火温度对ZR掺杂的HFO HFO 2铁电灯面临的耐力和铁电特性的影响。残余极化（P R）显示了退火温度的趋势增加，而在与应激或退火温度的关系方面，强制性电场（E C）的变化并不明显。此外，拉伸应力的应用确实有助于将耐力特性提高到两个数量级的数量级，而耐力特性显示出与退火温度负相关的趋势。总体而言，尽管应力对HZO材料的铁电性的影响并不明显，但它对其耐力的特性具有很大的影响，并且可以优化材料的耐力，而铁电性对温度的依赖性更高。通过压力优化HZO材料的耐力特性可以促进其在未来的集成电路技术中的开发和应用。
具有 110 fs 抖动的 56 GHz 小数 N PLL
I. 引言随着通信系统追求更高的性能，低抖动时钟生成问题变得更具挑战性。例如，以 112 Gb/s 或 224 Gb/s 运行的 PAM4 发射器可以结合 56 GHz 锁相环 (PLL) 进行多路复用。这样的应用对设计提出了三个条件。首先，对于 224 Gb/s 的数据速率，PLL 抖动必须远低于符号周期，例如约 100 fs。其次，PLL 最好实现为小数 N 环路，以便以不同的晶体频率运行并可能纠正晶体误差。第三，多通道系统使得每通道使用低功耗、紧凑的 PLL 设计成为可取的，而不是在通道和长互连上分配 56 GHz 时钟。在此频率范围内，先前的小数 N 分频设计已实现 200 至 500 fs 的均方根抖动，同时功耗为 31 至 46 mW，所需芯片面积为 0.38 至 0.55 mm2 [1], [2], [3]。本文提出了一种小数 N 分频 PLL 架构和多种电路技术，可实现 110 fs 的均方根抖动和 23 mW 的功耗。实验原型采用 28 纳米 CMOS 技术制造，占用有效面积为 0.1 mm2。第二部分介绍了这项工作的背景。第三部分介绍了所提出的有限脉冲响应 (FIR) 滤波器和
ISSCC 2025 高级计划 - 草案 2-1-2025
“解锁创新：电路技术和芯片间链路和小芯片生态系统的新方法” “空间应用的无线通信技术：从卫星到碟形天线和智能手机” 90 分钟的教程提供背景信息并回顾特定电路和系统设计主题的基础知识。在全天的高级电路设计论坛上，顶尖专家以类似研讨会的形式介绍最先进的设计策略。论坛面向技术领域经验丰富的设计师。2 月 16 日星期日，有两场活动：“指导课程/网络宾果”将于下午 4:00 开始。此外，学生研究预览 (SRP) 将于晚上 8:00 开始，其中包括 60 秒的介绍性演讲，随后是来自世界各地选定的研究生研究人员的海报展示。SRP 将以 Jan Rabaey 教授 (加州大学伯克利分校) 的一场鼓舞人心的演讲开始。2 月 17 日星期一，ISSCC 2025 上午 8:00 就“推动人工智能革命的硅引擎”这一主题提供四篇全体会议论文。 星期一下午 1:30，有五场平行技术会议，随后是下午 5:30 向所有 ISSCC 与会者开放的社交时间。社交时间与图书展示和作者访谈同时举行，还将包括演示会议，展示海报和选定论文的现场演示。2 月 18 日星期二，上午和下午将有六场平行技术会议。图书展示和作者访谈将伴随第二次演示会议。周二晚上包括三项活动，标题为：
低功耗、可扩展、兼容 BEOL 的 IGZO TFT eDRAM 电荷域计算
摘要 — 在有限的芯片占用空间和能源供应下，边缘人工智能 (AI) 的快速发展对边缘设备的数据密集型神经网络 (NN) 计算和存储提出了很高的要求。作为一种有前途的节能处理方法，内存计算 (CiM) 近年来在缓解数据传输瓶颈的努力中得到了广泛的探索。然而，片上内存容量较小的 CiM 会导致昂贵的数据重新加载，限制了其在大规模 NN 应用中的部署。此外，先进 CMOS 缩放下增加的泄漏降低了能源效率。在本文中，采用基于铟镓锌氧化物 (IGZO) 薄膜晶体管 (TFT) 的器件电路协同来应对这些挑战。首先，提出了 4 晶体管 1 电容器 (4T1C) IGZO eDRAM CiM，其密度高于基于 SRAM 的 CiM，并且通过较低的器件泄漏和差分单元结构增强了数据保留。其次，利用新兴全通道 (CAA) IGZO 器件的后端 (BEOL) 兼容性和垂直集成，提出了 3D eDRAM CiM，为基于 IGZO 的超高密度 CiM 铺平了道路。提出了包括时间交错计算和差分刷新在内的电路技术，以保证大容量 3D CiM 下的准确性。作为概念验证，在代工厂低温多晶和氧化物 (LTPO) 技术下制造了一个 128 × 32 CiM 阵列，展示了高计算线性度和长数据保留时间。在扩展的 45nm IGZO 技术上的基准测试显示，仅阵列的能效为 686 TOPS/W，考虑外围开销时为 138 TOPS/W。
电荷泵移相电路的设计与实现...
随着集成电路工艺的不断发展，锁相环 (PLL) 频率源技术被广泛应用于各类传感器，如用于图像传感器的高精度时钟发生器[1–4]。近年来，得到广泛研究的高精度传感器，特别是植入式医疗传感器和高精度图像传感器，要求低功耗、大输出功率、低相位噪声[5]。作为传感器的关键模块，PLL 的性能在一定程度上决定了传感器的性能。电荷泵锁相环 (CPPLL) 因其低相位噪声、变相位差和高频工作等特点而成为 PLL 的代表性结构[6–8]。已经发表了许多关于 CPPLL 的研究成果，如[9–14]。在[11]中，采用 65nm Si CMOS 工艺实现了 CPPLL。提出的 CPPLL 采用了一种新型超低压电荷泵。所提出的CPPLL工作频率为0.09 GHz～0.35 GHz，在1 MHz频偏处相位噪声为-90 dBc/Hz，电路功耗约为0.109 mW。[9]提出了一种基于GaAs pHEMT的PLL，采用多种电路技术组合对所提出的PLL进行优化，降低相位噪声，提高运行速度。所提出的PLL工作频率约为37 GHz，在1 MHz频偏处相位噪声为-98 dBc/Hz，电路功耗约为480 mW。从以上参考文献可以看出，GaAs pHEMT具有高增益、优异的功率特性、低噪声的特点[15 – 17]。采用GaAs pHEMT工艺可以实现低噪声、更高输出功率的PLL，但基于GaAs pHEMT工艺的电路在实现更高频率的同时引入了较大的功耗，而基于GaAs pHEMT工艺的CPPLL设计存在诸多困难。另外，CPPLL的设计需要在相位噪声、功耗、面积、工艺等性能问题上做出妥协。因此，本文提出了一种基于0.15μm GaAs的改进结构CPPLL。