多光谱和/或极化成像是下一代红外摄像机不可避免的要求。1–9与单色/全球成像相比,狭窄和多光谱的成像可以提供更丰富的对象信息,从而确定对象的绝对温度,并降低相机对大气条件的敏感性。几个相邻光谱通道的组合有助于在复杂的环境中检测到埋藏的物体。5人工对象(例如金属和玻璃)通常具有与天然物体的极化特性不同的。因此,获取极化信息有可能识别某些对象,被认为是提高识别效率并减少错误警报的重要手段。2–4传统的多光谱和极化技术基于单个光谱焦平面阵列,光谱仪和/或极化器的掺入,这些光谱平面阵列,光谱仪和/或极化器通常需要高成本的机械扫描仪器和额外的空间。这些附加
量子计算机有多种架构,主要包括基于离子阱、超导、光子学和电子的量子计算机。与其他架构相比,离子阱量子计算机的主要优势在于其量子比特相干时间长,门保真度高 [2]。用于量子计算应用的离子阱主要有两种。第一种是三维线性保罗阱,传统上是将四根导电棒平行放置成方形。两根相对的棒接地,而另外两根棒施加射频信号。然后可以将一串离子捕获在这四根棒的中间。这些设备具有深捕获电势,但体积较大,难以扩大捕获离子量子比特的数量 [2]。人们尝试使用传统半导体技术制造三维离子阱;然而,该过程耗时长,并导致其他问题,例如光学性能差
我们报告了离子阱 QCCD(量子电荷耦合器件)架构的所有必要组件集成到坚固、完全连接且可编程的离子阱量子计算机中的情况。该系统采用 171 个 Yb + 离子作为量子比特,138 个 Ba + 离子用于协同冷却,并围绕 Honeywell 低温表面阱构建,能够进行任意离子重排和跨多个区域的并行门操作。作为最小演示,我们并行使用两个空间分离的交互区域来执行任意四量子比特量子电路。通过各种方式在组件级别和整体级别对该架构进行了基准测试。包括状态准备和测量、单量子比特门和双量子比特门在内的各个组件都具有随机基准测试的特征。整体测试包括并行随机基准测试,显示不同门区域之间的串扰可以忽略不计,利用中间电路测量的传送 CNOT 门,以及 2 4 的量子体积测量。
1 新加坡科技研究局(A*STAR)微电子研究所,新加坡 117685 2 巴黎大学材料与现象实验室,法国巴黎 F-75013 3 南洋理工大学电气与电子工程学院,新加坡 639798 在本研究中,我们报告了一种铜填充硅通孔 (TSV) 集成离子阱的设计、制造和操作。TSV 被直接放置在电极下方,作为离子阱和玻璃中介层之间的垂直互连,随着电极数量的增加和复杂性的提高,可实现任意几何设计。TSV 的集成将离子阱的形状因子降低了 80% 以上,将寄生电容从 32±2 pF 最小化到 3±0.2 pF。尽管没有接地屏蔽层,但仍实现了低射频耗散。整个制造过程在 12 英寸晶圆上进行,并与成熟的 CMOS 后端工艺兼容。我们通过加载和激光冷却单个 88 Sr + 离子展示了该阱的基本功能。我们发现,加热速率(轴向频率为 300 kHz 时为 17 量子/毫秒)和寿命(约 30 分钟)与类似尺寸的阱相当。这项工作开创了 TSV 集成离子阱的发展,丰富了可扩展量子计算的工具箱。
摘要 InSb 是一种窄带 III-V 族半导体,具有带隙小、电子有效质量小、电子迁移率高、有效 g 因子大、自旋轨道相互作用强等特点,这些独特性质使 InSb 在工业应用和量子信息处理方面都具有广阔的应用前景。本文综述了 InSb 量子阱器件量子输运研究的最新进展。随着高质量异质结构生长和微纳制造技术的进步,基于 InSb 量子阱的低维体系中已经开展了量子输运实验。此外,在未掺杂的 InSb 量子阱中已经实现了双极操作,从而可以系统地研究 p 型窄带半导体的能带结构和量子特性。此外,作为对更窄带隙半导体物理探索的延续,我们介绍了对 InAsSb 量子阱的最新研究成果。
我们对基于 Al x Ga 1 x N 量子阱通道的 AlN/AlGaN/AlN 高电子迁移率晶体管 (HEMT) 的电气特性进行了成分依赖性研究,其中 x ¼ 0.25、0.44 和 0.58。这种超宽带隙异质结构是下一代射频和电力电子器件的候选材料。使用选择性再生长的 n 型 GaN 欧姆接触会导致接触电阻随通道中 Al 含量的增加而增加。DC HEMT 器件特性表明,对于 x ¼ 0.25、0.44 和 0.58,最大漏极电流密度分别从 280 mA/mm 逐渐降低到 30 mA/mm 再到 1.7 mA/mm。与此同时,这三个 HEMT 的阈值电压 (幅度) 同时从 5.2 V 降低到 4.9 V 再到 2.4 V。这一关于 Al 组分 x 对晶体管特性影响的系统实验研究为在 AlN 上设计用于高电压和高温极端电子器件的 AlGaN 通道 HEMT 提供了宝贵的见解。
摘要 — 捕获离子 (TI) 是构建嘈杂中型量子 (NISQ) 硬件的主要候选者。TI 量子比特与超导量子比特等其他技术相比具有根本优势,包括高量子比特质量、相干性和连通性。然而,当前的 TI 系统规模较小,只有 5-20 个量子比特,并且通常使用单个陷阱架构,这在可扩展性方面存在根本限制。为了向下一个重要里程碑 50-100 量子比特 TI 设备迈进,提出了一种称为量子电荷耦合器件 (QCCD) 的模块化架构。在基于 QCCD 的 TI 设备中,小陷阱通过离子穿梭连接。虽然已经展示了此类设备的基本硬件组件,但构建 50-100 量子比特系统具有挑战性,因为陷阱尺寸、通信拓扑和门实现的设计可能性范围很广,并且需要满足不同的应用资源要求。为了实现具有 50-100 个量子位的基于 QCCD 的 TI 系统,我们进行了广泛的应用驱动架构研究,评估了陷阱大小、通信拓扑和操作实现方法等关键设计选择。为了开展研究,我们构建了一个设计工具流,该工具流以 QCCD 架构的参数作为输入,以及一组应用程序和真实的硬件性能模型。我们的工具流将应用程序映射到目标设备上并模拟其执行以计算应用程序运行时间、可靠性和设备噪声率等指标。使用六个应用程序和几个硬件设计点,我们表明陷阱大小和通信拓扑选择可以将应用程序可靠性影响多达三个数量级。微架构门实现选择将可靠性影响另一个数量级。通过这些研究,我们提供了具体的建议来调整这些选择,以实现高度可靠和高性能的应用程序执行。随着业界和学术界努力构建具有 50-100 个量子比特的 TI 设备,我们的见解有可能在不久的将来影响 QC 硬件并加速实用 QC 系统的进程。
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