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World File Search System离子轰击
通过激光辅助等离子体增强化学气相沉积法沉积氮化硅，用于下一代有机电子器件
利用等离子体增强化学气相沉积 (PECVD) 在低温下无损伤、无应力地沉积化学计量的氮化硅是微电子、微机电系统 (MEMS) 等各种应用领域中的一个重要课题。本研究研究了氮化硅 PECVD (LAPECVD) 过程中激光辅助对沉积的 Si 3 N 4 薄膜的物理和化学特性的影响。由于反应气体的分解作用增强，在 80 ◦ C 下用 193 nm 激光辅助的 LAPECVD 显示出比 PECVD 更高的沉积速率。此外，沉积的氮化硅薄膜的 N/Si 化学计量比和残余应力也得到了改善。当氮化硅直接沉积在有机发光二极管 (OLED) 上进行薄膜钝化时，LAPECVD 没有观察到电气损坏，这可能是因为激光辅助沉积在 OLED 表面覆盖了一层薄薄的氮化硅层，而传统的 PECVD 则因直接暴露于等离子体而导致离子轰击导致器件损坏。我们相信 LAPECVD 系统可用于各种下一代微电子行业，这些行业需要在低温 PECVD 期间以最小的损坏进行高质量的薄膜沉积。
氮化镓（GaN）中质子反冲离子的LET和射程特性
近年来，氮化镓 (GaN) 高电子迁移率晶体管 (HEMT) 受到航天电子界越来越多的关注。尽管 GaN 的电子质量优于 Si，电子迁移率更高，热导率优于砷化镓 (GaAs)，但后者的辐射硬度研究已有数十年 [1]，并且普遍得到充分了解。航天电子设备面临的主要威胁之一是重离子轰击引起的单粒子效应 (SEE)。虽然大多数此类事件是由银河宇宙射线 (GCR) 造成的，但这些粒子的能量通常比实验室环境中产生的更高。作为一种折衷方案，人们使用低能离子来产生类似的效果。通过这些重离子测试，结合工程控制和统计模型，通常可以可靠地预测电子设备的辐射硬度。在过去的 15 年里，人们对 GaN 设备 [2-7] 的 SEE 和位移损伤剂量 (DDD) 进行了广泛的研究和测试。不幸的是，即使是这些低能量重离子也只有全球少数几家工厂生产。一种更常见的高能粒子是质子。在医疗行业中，约 200 MeV 的质子被大量用于治疗和诊断目的，与重离子相比，它相对容易获得 [8]。许多研究
脉冲电感耦合等离子体的功率匹配
在等离子体处理中，功率输送与非线性负载的匹配是一项持续的挑战。微电子制造中使用的等离子体反应器越来越多地采用多频率和/或脉冲方式，从而产生非线性且在许多情况下非稳态的电气终端，这可能会使功率与等离子体的有效耦合变得复杂。对于脉冲电感耦合等离子体尤其如此，其中等离子体的阻抗在启动瞬态期间可能会发生显著变化，并经历 E – H（电容到电感）转换。在本文中，我们讨论了使用固定组件阻抗匹配网络对脉冲电感耦合等离子体（Ar/Cl 2 混合物，压力为数十毫托）进行功率匹配的动态计算研究的结果及其对等离子体特性的影响。在本次研究中，我们使用了设定点匹配，其中匹配网络的组件在脉冲周期的选定时间提供最佳阻抗匹配（相对于电源的特性阻抗）。在脉冲早期匹配阻抗使功率能够为 E 模式供电，从而强调电容耦合和等离子体电位的大偏移。这种早期功率耦合使等离子体密度能够更快地上升，而在脉冲后期的 H 模式中不匹配。早期匹配还会产生更多能量离子轰击表面。在脉冲后期匹配会降低 E 模式中耗散的功率，但代价是降低等离子体密度的增加速度。
直流等离子源基础
摘要 典型的直流放电由一端的负阴极和另一端的正阳极组成，两者之间由充满气体的间隙隔开，放置在一个长玻璃圆筒内。阴极和阳极之间需要几百伏的电压来维持放电。两个电极之间形成的放电类型取决于工作气体的压力、工作气体的性质、施加的电压和放电的几何形状。我们讨论了放电的电流-电压特性以及辉光放电区形成的独特结构。直流辉光放电出现在 0.5 – 300 Pa 压力下的放电电流范围从 μ A 到 mA。我们讨论了在直流辉光放电中观察到的各种现象，包括阴极区域、正柱和条纹。直流辉光放电由由于离子轰击而从阴极靶发射的二次电子维持。几十年来，直流辉光放电一直被用作溅射源。然后它通常以受阻异常辉光放电的形式运行，所需施加的电压在 2 – 5 kV 范围内。通常，阴极靶（要沉积的材料）连接到负电压电源（直流或射频），并且基底支架面向靶。相对较高的工作压力（2 至 4 Pa 范围内）、高施加电压以及需要导电靶，限制了直流辉光放电作为溅射源的应用。为了降低放电电压并扩大工作压力范围，通过在阴极靶后面添加永磁体来施加磁场，增加靶附近电子的寿命。这种布置称为磁控溅射放电。介绍了磁控溅射放电的各种配置及其应用。此外，还简要讨论了直流放电在化学分析中的应用、彭宁放电和空心阴极放电及其一些应用。
开发等离子蚀刻过程到模式子...
将基于多甲基丙烯酸酯/多甲基丙烯酸酯（PS/ PMMA）块共聚物组成的自组装形成的纳米骨的最佳策略投资到硅底物中。作者表明，特定问题与通过自组装获得的PS面膜的等离子体蚀刻有关。的确，由于亚15 nm接触孔的纳米尺寸及其固有的高纵横比（> 5），因此必须重新审视微电子工业中通常用于蚀刻SIO 2和硅的等离子体蚀刻过程。特别是，蚀刻各向异性依赖于特征侧壁上钝化层的形成的过程不适合纳米尺寸，因为这些层倾向于填充导致蚀刻停止问题的孔。同时，与在高方面比率纳米骨中克服差分充电效应的典型过程相比，必须增加离子轰击能。然而，通过将适当的过程（例如同步的脉冲等离子体）进行开发，作者表明，通过使用块共聚物和硬面膜策略，可以将70nm深的孔深孔进入硅。这些实验产生的另一个有趣的观察结果是，对于亚15 nm孔，几个nm的临界维度（CD）缩合会导致强大比率依赖性蚀刻速率。此外，在每个等离子体步骤之后，对孔的CD的分散体进行了仔细的分析表明，CD控制远非令人满意的高级CMOS技术要求。v C 2014美国真空学会。[http://dx.doi.org/10.1116/1.4895334]关键问题来自从PS/PMMA矩阵中的未完成的PMMA在我们的自组装过程中的去除：可变量的PMMA保留在PS孔中，从而导致蚀刻步骤中的微功能效应，从而产生CD控制损失。也许可以通过将紫外线释放酸处理与乙酸处理相结合，以在等离子体蚀刻之前提供不含PMMA残基的PS膜，以解决此问题。
高纵横比硅沟槽的蚀刻。
在 DRAM 器件中制造电荷存储电容器时，高纵横比 (AR) 沟槽对于实现大电容值必不可少。高 AR 沟槽的蚀刻会受到固有 RIE 滞后机制的影响，这是由于深沟槽底部的离子能量和蚀刻物质数量减少所致。本文提出了两种方法来尽量减少这些问题，从而实现更高的硅蚀刻速率和更深的沟槽。本文所述工作中使用的气体混合物为 HBr + NF 3 + O 2 。沟槽蚀刻工艺的设计目的是在蚀刻沟槽时在侧壁上连续沉积一层薄钝化膜。这种氧化物状钝化膜 (SiO x F y Cl z ) 可防止沟槽侧壁在 XY 平面表面被蚀刻时被蚀刻。在蚀刻过程中平衡形成钝化膜对于在高纵横比沟槽蚀刻中实现高度各向异性至关重要。尽管钝化膜形成于包括蚀刻前沿在内的所有表面上，但沟槽底部的膜却不断被入射到该表面上的高能离子去除。然而，侧壁上的膜不受离子轰击（除了那些以掠射角接收离子且能量 > 阈值能量的区域），因此不会被蚀刻，从而防止硅的横向蚀刻。该过程还提高了掩模选择性，因为钝化膜也沉积在掩模表面上，从而降低了其有效蚀刻速率。据悉，蚀刻工艺内置有沉积组件，可在沟槽表面形成氧化物状钝化膜。由于沟槽开口附近的壁暴露在高浓度反应物等离子体中的时间最长，因此此处的沉积物较厚（> 25 nm），并随着深度逐渐变薄至 < 5 nm。沟槽下部沉积物较薄的另一个原因是，从倾斜掩模偏转的一些离子以掠射角到达该区域并使薄膜变薄。顶部沉积物较厚的直接后果是开口收缩，从而减小了这一临界尺寸，这反过来又通过减少进入沟槽孔的离子和中性粒子的数量而增加了 RIE 滞后。因此，可实现的深度减小，电池电容也减小了。显然，通过减薄衬里定期扩大该开口将允许更多蚀刻物质进入沟槽，底部的立体角增加，从而实现更高的硅蚀刻速率。虽然减薄可以在单独的系统中完成，但我们建议在本文中现场执行此步骤。需要定制此原位等离子清洗工艺，以便在此步骤中不会显著蚀刻掩模。这很关键，因为减薄工艺按要求，等离子体中几乎没有或完全没有沉积成分。我们已成功使用硅烷（例如 SiH 4 ）和含 F 气体（例如 NF 3 ）的混合物以及少量或完全没有氧气来进行此减薄步骤。另一种方法涉及去除钝化层
采用 TiO2 模板原子层沉积技术在金刚石膜上制备高 Q 纳米光子谐振器
电子束光刻：根据应用，将电子束光刻胶 (950K PMMA A4，MicroChem) 旋涂至 270 nm-330 nm 的厚度。接下来，在顶部热蒸发 20 nm Au 的导电层，以避免光刻过程中电荷积聚。为了进一步减轻充电效应，我们使用了相对较低的束电流 (0.3 nA)、多通道曝光 (GenISys BEAMER) 和减少电子束在一个区域持续停留时间的写入顺序。光刻胶的总曝光剂量为 1200 uC/cm2，电压为 100 kV (Raith EBPG5000 plus)。曝光后，我们用 TFA 金蚀刻剂 (Transene) 去除导电层，并在 7 C 的冷板上将光刻胶置于 1:3 MIBK:IPA 溶液中显影 90 秒，然后用 IPA 封堵 60 秒，再用 DI 水冲洗。原子层沉积：在进行 ALD 之前，我们在 ICP RIE 工具 (PlasmaTherm Apex) 中使用 10 sccm O2 和 50 W ICP 功率进行三秒等离子曝光，以去除残留聚合物。使用此配方，PMMA 蚀刻速率约为 2.5 nm/s。对于 TiO 2 沉积，我们使用商用热 ALD 室 (Veeco/Cambridge Savannah ALD)。使用四（二甲酰胺）钛 (TDMAT) 和水在 90 C 下沉积非晶态 TiO 2，交替脉冲分别为 0.08 秒和 0.10 秒。沉积期间连续流动 100 sccm N 2，前体脉冲之间的等待时间为 8 秒。沉积速率通常为 0.6 A/循环。 ICP 蚀刻程序：我们通过氯基 ICP RIE 蚀刻（PlasmaTherm Apex）去除过填充的 TiO 2，基板偏压为 150 W，ICP 功率为 400 W，Cl 2 为 12 sccm，BCl 为 8 sccm。蚀刻速率通常为 1.5-1.7 nm/s。SEM 成像：在 5 nm Cr 导电层热沉积后，使用 Carl Zeiss Merlin FE-SEM 对纳米光子结构进行成像。FDTD 模拟：使用 Lumerical 有限差分时域软件模拟环形谐振器、光子晶体腔和光栅耦合器。透射光谱：我们使用自制的共焦显微镜装置，该装置具有独立的收集和激发通道，以进行透射光谱。脉冲超连续源 (430-2400 nm，SC-OEM YSL Photonics) 和光谱仪 (1200 g/mm，Princeton Instruments) 用于宽带测量。为了对单个腔体谐振进行高分辨率扫描，我们使用 50 kHz 线宽、可调 CW 激光器 (MSquared) 进行激发，并使用雪崩光电二极管 (Excelitas) 进行检测。金刚石膜：通过离子轰击 34 生成 500 nm 厚的金刚石膜，并在阿贡国家实验室通过化学气相沉积进行覆盖。在对离子损伤层进行电化学蚀刻后，去除悬浮膜并用 PDMS 印章翻转。然后使用 ~500 nm 的 HSQ 抗蚀剂将它们粘附到 Si 载体上，并在氩气中以 420 C 的温度退火 8 小时。最后，使用 ICP 蚀刻法将膜蚀刻至所需厚度，蚀刻气体为 25 sccm Ar、40 sccm Cl2、400 W ICP 功率和 250 W 偏压功率。蚀刻速率通常为 1.2-1.4nm/s。