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采用改进型进位算法对 FIR 滤波器进行分析与设计 ...
摘要：便携式多媒体设备和通信系统的蓬勃发展，对节省面积和功耗的高速数字信号处理 (DSP) 系统的需求也随之增加。有限脉冲响应 (FIR) 滤波器是设计高效数字信号处理系统的重要组成部分。数字有限脉冲响应 (FIR) 滤波器的使用是 DSP 中的主要模块之一。数字乘法器和加法器是 FIR 滤波器中最关键的算术功能单元，也决定了整个系统的性能。因此，低功耗系统设计已成为主要的性能目标。本文提出了一种使用超前进位加法器和乘法器设计的 FIR 滤波器。其中乘法器由改进型超前进位加法器的内部电路提出。超前进位加法器 (CLA) 用于加法运算，它使用最快的进位生成技术，通过减少修复进位位所需的时间来提高速度，而乘法器则以分层方式执行乘法过程。因此，所提出的方法可以最大限度地降低 FIR 滤波器的有效功率和延迟。初步结果表明，与传统方法相比，使用所提出的乘法器方法的 FIR 滤波器实现了更少的延迟和功率降低。所提出的 FIR 滤波器使用 Verilog 代码进行编程，并使用 Xilinx ISE 14.7 工具进行综合和实现。并使用 Xpower 分析器分析功率。关键词：进位前瞻加法器、FIR 滤波器、乘法器、数字信号处理
采用快速承载式高速（7,2）压缩机...
摘要 —快速二进制压缩器是许多基本数字计算单元的主要组成部分。本文提出了一种具有快速进位生成逻辑的高速 (7,2) 压缩器。进位生成逻辑基于排序网络，它可以在 2 个逻辑级内生成进位位，而不是像以前的教科书全加器那样需要 3 个级。与调整后的全加器逻辑配合，提出的 (7,2) 压缩器仅使用 11 个基本逻辑级即可实现。在具有 7 行 8 列的二进制数组中测试了这种新设计，结果表明该设计比以前的设计具有更高的性能。该方法适用于乘法设计或其他密码硬件模块中的高性能情况。索引术语 —(7,2) 压缩器、乘法器、全加器、排序网络
CD4017BC • CD4022BC 十进制计数器/除法器，带 10 个解码输出 • 8 分频计数器/除法器，带 8 个解码输出
CD4017BC 和 CD4022BC 的配置允许中速操作并确保无风险计数序列。10/8 解码输出通常处于逻辑“0”状态，仅在其各自的时隙进入逻辑“1”状态。每个解码输出保持高电平 1 个完整时钟周期。进位输出信号每 10/8 个时钟输入周期完成一个完整周期，并用作任何后续阶段的纹波进位信号。
具有最小时钟周期的性能增强计数器
摘要。同步二进制计数器是 VLSI 设计中常用的基本组件。同步二进制计数器速度快，可用于许多应用，因为它支持宽位宽。由于扇出量大和进位链长，许多以前的计数器在计数器尺寸较大时计数率较低。提出了一种新的同步二进制计数器快速结构，计数器尺寸从 8 位到 128 位，延迟非常低。为了降低硬件的复杂性，使用了 1 位约翰逊计数器，然后复制它以最大限度地减少大扇出引起的传播延迟。建议的设计是用少量的触发器实现的，使用一个后进位传播计数器和一个基于状态前瞻逻辑的计数器，从而降低了功耗和延迟。
高速门级同步全加器设计
摘要：加法是数字计算机系统的基础。本文介绍了三种基于标准单元库元素的新型门级全加器设计：一种设计涉及 XNOR 和多路复用器门 (XNM)，另一种设计利用 XNOR、AND、反相器、多路复用器和复合门 (XNAIMC)，第三种设计结合了 XOR、AND 和复合门 (XAC)。已与许多其他现有的门级全加器实现进行了比较。基于对 32 位进位纹波加法器实现的广泛模拟；针对高速（低 V t ）65nm STMicroelectronics CMOS 工艺的三个工艺、电压和温度 (PVT) 角，发现基于 XAC 的全加器与所有门级同类产品相比都具有延迟效率，甚至与库中可用的全加器单元相比也是如此。发现基于 XNM 的全加器具有面积效率，而基于 XNAIMC 的全加器在速度和面积方面与其他两种加法器相比略有折衷。I. 简介二进制全加器通常位于微处理器和数字信号处理器数据路径的关键路径中，因为它们是几乎所有算术运算的基础。它是用于许多基本运算（如乘法、除法和缓存或内存访问的地址计算）的核心模块，通常存在于算术逻辑单元和浮点单元中。因此，它们的速度优化对于高性能应用具有巨大的潜力。1 位全加器模块基本上由三个输入位（例如 a、b 和 cin）组成并产生两个输出（例如 sum 和 cout），其中' sum'指两个输入位'a'和'b'的总和，cin 是从前一级到这一级的进位输入。此阶段的溢出进位输出标记为“ cout ”。文献 [1] – [10] 中提出了许多用于全加器功能的高效全定制晶体管级解决方案，优化了速度、功率和面积等部分或所有设计指标。在本文中，我们的主要重点是使用标准单元库 [11] 中现成的现成组件实现高性能全加器功能。因此，我们的方法是半定制的，而不是全定制的。本文主要关注逻辑级全加器的新颖设计，并从性能和面积角度重点介绍了与许多其他现有门级解决方案的比较。从这项工作中得出的推论可用于进一步改进晶体管级的全加器设计。除此之外，本文还旨在提供教学价值的附加值。本文的其余部分组织如下。第 2 节介绍了 1 位二进制全加器的各种现有门级实现。第 3 节提到了三种新提出的全加器设计。第 4 节详细介绍了模拟机制和获得的结果。最后，我们在下一节中总结。
抗体 - 药物结合物的战略作用
此外，接头技术正在改善键稳定性，以防止细胞毒性有效载荷的过早释放，从而最大程度地降低脱靶效应并增强有效载荷向肿瘤细胞的传递。5具体，正在利用改进位点特异性共轭方法的改进，以产生具有一致的药物对抗体（DAR）比率的同质ADC，从而改善了治疗和药代动力学指数。6除了单个组件的工程外，研究人员还试图通过探索双重目标方法来重新定义ADC策略，例如双特异性抗体，双付费载荷和非内在化抗体来克服耐药性和增强特异性。
具有最小时钟周期的 64 位二进制计数器
摘要。本项目开发了一种新型的快速同步二进制计数方法，用于实用计数器，计数周期最小。同步二进制计数器在许多应用中都是必需的，因为它速度快，还可以支持较大的位宽。基本上，由于扇出量大和进位链长，早期计数器的计数率有限，尤其是在计数器尺寸不小的情况下。它采用单比特约翰逊计数器来降低整个硬件的复杂性，然后复制它以减少由大量扇出引起的传播延迟。在本文中，重新编程其中使用的时钟以用于以不同时钟速率运行的各种应用，并且由于重新编程时钟，延迟值会发生变化，临界值可能会因不同的速率而变化。计数器输出结果是针对各种位获得的，最高可达 64 位，因此该设计提供了各种时钟速率，面积和延迟各不相同。
R19 技术硕士十/十
高级数字系统设计 (PC – I) 单元 - I 处理器算法：二进制补码系统 - 算术运算；定点数系统；浮点数系统 - IEEE 754 格式，基本二进制代码。单元 - II 组合电路：CMOS 逻辑设计，组合电路的静态和动态分析，时序风险。功能块：解码器、编码器、三态设备、多路复用器、奇偶校验电路、比较器、加法器、减法器、进位超前加法器 - 时序分析。组合乘法器结构。单元 - III 序贯逻辑 - 锁存器和触发器，序贯逻辑电路 - 时序分析（建立和保持时间），状态机 - Mealy & Moore 机，分析，使用 D 触发器的 FSM 设计，FSM 优化和分区；同步器和亚稳态。 FSM 设计示例：自动售货机、交通信号灯控制器、洗衣机。单元 - IV 使用功能块进行子系统设计 (1) - 设计（包括时序分析）不同复杂程度的不同逻辑块，主要涉及组合电路：