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World File Search System锁存器
基于 ReRAM 的非易失性和抗辐射锁存器设计
摘要：在航空航天环境中，芯片的高可靠性和低功耗至关重要。为了大幅降低功耗，芯片的锁存器需要进入掉电操作。在此操作中，采用非易失性（NV）锁存器可以保留电路状态。此外，在航空航天环境中，锁存器可能会被辐射粒子击中，在最坏的情况下会导致严重的软错误。本文提出了一种基于电阻式随机存取存储器（ReRAM）的NV锁存器，用于NV和鲁棒应用。所提出的NV锁存器具有低开销的抗辐射能力，并且可以在掉电操作后恢复值。仿真结果表明，所提出的NV锁存器可以完全提供针对单粒子翻转（SEU）的抗辐射能力，并可以在掉电操作后恢复值。与其他类似解决方案相比，所提出的NV锁存器可以将存储单元中的晶体管数量平均减少50％。
典型的 PIC 微控制器
2.1 74LS00 四路 2-I/P NAND 封装。.....................18 2.2 输出结构。.........................................19 2.3 开路集电极缓冲器驱动共用线路。..。。。。。。。。。。。。。。。。20 2.4 共享总线。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。.................20 2.5 74LS138 和 ’139 MSI 自然解码器。..................21 2.6 74LS688八进制相等检测器。..........。。。。。。。。。。。。。。23 2.7 加法。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。....24 2.8 实现可编程加法器/减法器。 div>............25 2.9 74LS382 ALU。< /div>....。。。。。。。。。。。。。。。。。。。。。。。。...... div>........25 2.10 ROM 实现的 1 位加法器。............. div>............. . 26 2.11 2764 可擦除 PROM。 . 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 . . . . . . div> . . . . 27 2.12 浮栅 MOSFET 链接 . < div> 。 。..26 2.11 2764 可擦除 PROM。.。。。。。。。。。。。。。。。。。。。。。。。。...... div>....27 2.12 浮栅 MOSFET 链接 .< div> 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。27 2.13 RS锁存器...。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。29 2.14 使用 RS 锁存器对开关进行去抖处理。。。。。。。。。。。。。。。。。。。。。。。30 2.15 D锁存器和触发器。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。31 2.16 74LS74 双 D 触发器。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。32 2.17 74LS377 八进制 D 触发器阵列。。。。。。.....................33 2.18 74LS373八进制D锁存器阵列。..。。。。。。。。。。。。。。。。。。。。。。。。..34 2.19 8位ALU累加器处理器。.................。。。。35 2.20 SISO 移位寄存器。。。。。。。。。。。。。。。。。。。.....................36 2.21 T 触发器。....。。。。。。。。。。。。。。。。。。。。。。。。...................36 2.22 模 16 波纹计数器。...。。。。。。。。。。。。。。。...............37 2.23 生成时序波形。........。。。。。。。。。。。。。。。。。。。。。。38 2.24 6264 8196 × 8 RAM。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。39
失忆记忆：一种抵御冷启动数据残留攻击的自毁多态机制
易失性存储器（如寄存器和 SRAM）是任何 CPU 或片上系统 (SoC) 不可或缺的部分。它们存储各种片上敏感资产，如加密密钥、中间密码计算、密码、混淆密钥和硬件安全原语输出。尽管此类数据应在断电后立即删除，但很容易受到冷启动攻击。冷启动攻击基于存储器的剩磁效应，即存储器内容在断电后不会立即消失；它们会随着时间的推移逐渐消失，在低温下会显著延长。可以通过重新启动正在运行的机器并读取存储器中剩余的内容来利用此效应。本文提出了一种延伸到失忆寄存器的自毁锁存器，当温度降至冰点时保护敏感数据。我们提出的锁存器可以感知此类攻击期间所需的温度下降，并通过进入禁止数据状态立即做出反应，擦除寄存器存储的数据。该设计使用基于 NULL 约定逻辑 (NCL) 的多态 NOR/NAND 门，该门的功能会随温度而改变。我们的结果表明，锁存器和寄存器在工艺变化过程中保持稳定，对攻击的响应度为 99% 和 80%。即使在 20% 的数据未被破坏的情况下，也有 9.5% 的数据会翻转其状态，使攻击者难以进行可靠的提取。由于多态机制易于实现，因此易于实现，并且仅使用一个栅极电压就可以轻松编程自毁行为的温度阈值。
SG1525A/SG2525A/SG3525A SG1527A/SG2527A/SG3527A
SG1525A/1527A 系列脉冲宽度调制器集成电路旨在提供更高性能和更少外部部件数量，可用于实现所有类型的开关电源。片上 +5.1 伏参考电压被调整至 ±1% 初始精度，误差放大器的输入共模范围包括参考电压，无需外部电位器和分压电阻。振荡器的同步输入允许多个单元一起从属，或将单个单元同步到外部系统时钟。CT 引脚和放电引脚之间的单个电阻提供广泛的死区时间调整范围。这些设备还具有内置软启动电路，只需外部定时电容器即可。关断引脚控制软启动电路和输出级，提供瞬时关断和软启动循环以实现缓慢开启。这些功能还由欠压锁定控制，当输入电压低于正常运行所需的电压时，欠压锁定可使输出保持关闭状态，并使软启动电容器放电。这些 PWM 电路的另一个独特功能是比较器后面的锁存器。一旦 PWM 脉冲因任何原因终止，输出将在整个周期内保持关闭状态。锁存器会在每个时钟脉冲时重置。输出级采用图腾柱设计，能够提供或吸收超过 200mA 的电流。SG1525A 输出级采用 NOR 逻辑，在关闭状态下输出低电平。SG1527A 采用 OR 逻辑，在关闭时输出高电平。
微电子和超大规模集成电路设计
CO4：识别同步设计中的问题并加以解决。讲座：使用 HDL 进行数字设计方法的介绍 - 设计流程 - 建模抽象级别、门级模型、RTL 模型、行为模型 - 仿真和综合 - ASIC/FPGA 建模 - 语言概念 - 数据类型和运算符 - 结构、数据流和行为模型 - 层次结构 - 组合和顺序电路描述 - 连续和程序分配 - 阻塞和非阻塞分配 - 任务和功能 - 接口 - 延迟建模 - 参数化可重用设计 - 系统任务 - 编译器指令 - 测试平台。数据路径和控制器 - 复杂状态机设计 - 建模 FSM - 状态编码 - 建模内存 - 基本流水线概念 - 流水线建模 - 时钟域交叉 - 算术函数建模 - 同步设计的障碍：时钟偏差、门控时钟、异步输入、同步器故障和亚稳态 - 同步器设计 - 同步高速数据传输 - 时序分析。综合简介 - 逻辑综合 - RTL 综合 - 高级综合、组合逻辑综合、优先级结构、带锁存器和触发器的时序逻辑 - 无意锁存器 - 状态机综合 - 寄存器和计数器 - 时钟 - 循环 - 代码优化 - 设计示例 - 可编程 LSI 技术 - PLA/PAL/PLD - CPLD 和 FPGA - Xilinx/Altera 系列 FPGA - 可编程片上系统 - Zynq SoC 设计概述。实践课程：HDL 模拟器简介、设计和测试平台代码、使用波形查看器进行回溯和调试 – 使用结构、数据流和行为模型对组合/时序逻辑电路进行建模 – 以不同风格对有限状态机进行建模 – FPGA 的综合和后端流程 – 在可重构设备上实现数字电路/系统 – 使用 ILA 进行调试 – 创建自定义 IP 并重复使用。
EN25QH16B (2A)
写保护 使用非易失性存储器的应用程序必须考虑噪声和其他不利系统条件可能损害数据完整性的可能性。为了解决这一问题，该设备提供了以下数据保护机制： 上电复位和内部定时器 (t PUW ) 可以在电源超出工作规范时提供保护，防止意外更改。 检查编程、擦除和写状态寄存器指令是否由 8 的倍数个时钟脉冲组成，然后才接受这些指令进行执行。 所有修改数据的指令都必须先执行写使能 (WREN) 指令，以设置写使能锁存器 (WEL) 位。以下事件会使该位返回到其复位状态：– 上电
EN25QH32B (2B)
使用非易失性存储器的应用程序必须考虑噪声和其他不利系统条件可能损害数据完整性的可能性。为了解决这一问题，该设备提供了以下数据保护机制： 上电复位和内部定时器 (t PUW ) 可以在电源超出工作规范时提供保护，防止意外更改。 检查编程、擦除和写入状态寄存器指令是否由 8 的倍数个时钟脉冲组成，然后才接受这些指令进行执行。 所有修改数据的指令都必须先执行写入使能 (WREN) 指令，以设置写入使能锁存器 (WEL) 位。以下事件会使该位返回到其复位状态：– 上电
用于电子神经网络的数模混合突触芯片
级联的 CMOS 突触芯片包含一个 32x32 (1024) 个可编程突触的交叉阵列，已被制造为用于完全并行实现神经网络的“构建块”。突触基于混合数模设计，该设计利用片上 7 位数据锁存器来存储量化权重，并利用两象限乘法 DAC 来计算加权输出。突触具有 6 位分辨率，传输特性具有出色的单调性和一致性。已制造了一个包含四个突触芯片的 64 神经元硬件，用于研究反馈网络在优化问题解决中的性能。在本研究中，已在硬件中实现了 7x7 一对一分配网络和 Hop field-Tank 8 城市旅行商问题网络。已证明该网络能够实时获得最佳或接近最佳的解决方案。