后处理器

基于检查的后处理器，用于消息传递量子LDPC代码

量子低密度平价检查代码的固有退化性对它们的解码构成了挑战，因为它大大降低了经典消息传播解码器的错误校正性能。为了提高其性能，通常采用后处理算法。为了缩小算法解决方案和硬件限制之间的差异，我们引入了一种新的后处理后处理，并具有硬件友好的方向，从而提供了与最新艺术技术相关的错误校正性能。所提出的后处理，称为校验，灵感来自稳定器的启发，同时大大减少了所需的硬件资源，并提供了足够的灵活性，以允许不同的消息时间表和硬件体系结构。，我们对一组帕累托架构进行了详细的分析，这些帕累托架构在延迟和功耗之间具有不同的权衡，这些分析源自FPGA董事会上实施的设计的重新分析。我们表明，可以在FPGA板上获得接近一个微秒的延迟值，并提供证据表明，对于ASIC的实现，可以获得较低的延迟值。在此过程中，我们还揭示了最近引入的T覆盖层和随机层调度的实际含义。