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33.2 低于 1µJ/级的耳机集成思维意象和……
33.2 一款低于 1 µ J/级的集成思维意象与控制 SoC，适用于 VR/MR 应用，具有师生 CNN 和通用指令集架构 Zhiwei Zhong*、Yijie Wei*、Lance Christopher Go、Jie Gu 西北大学，伊利诺伊州埃文斯顿 * 同等署名作者 (ECA) 虚拟现实 (VR) 和混合现实 (MR) 系统，例如 Meta Quest 和 Apple Vision Pro，最近在消费电子产品中引起了极大的兴趣，在游戏、社交网络、劳动力援助、在线购物等元宇宙中掀起了新一波发展浪潮。AI 计算和多模块人类活动跟踪和控制方面的强大技术创新已经产生了身临其境的虚拟现实用户体验。然而，大多数现有的 VR 耳机仅依靠传统的操纵杆或基于摄像头的用户手势进行输入控制和人体跟踪，缺少一个重要的信息来源，即大脑活动。因此，人们对将脑机接口 (BMI) 整合到 VR/MR 系统中以供消费者和临床应用的兴趣日益浓厚 [1]。如图 33.2.1 所示，现有的集成 EEG 通道的 VR/MR 系统通常由 VR 耳机、16/32 通道 EEG 帽、神经记录模拟前端和用于信号分类的 PC 组成。此类系统的主要缺点包括：（1）佩戴麻烦且用户外观不佳，（2）缺乏低延迟操作的现场计算支持，（3）无法根据大脑活动进行实时思维意象控制和反馈，（4）由于 AI 分类导致的功耗高。为了克服这些挑战，这项工作引入了一种思维意象设备，该设备集成到现有的 VR 耳机中，而无需为 VR/MR 系统的思维控制 BMI 增加额外的佩戴负担。本研究的贡献包括：（1）支持 VR/MR 系统现场心智意象控制的 SoC，（2）与现有 VR 耳机无缝集成并优化 EEG 通道选择，以提高用户接受度和体验，（3）具有灵活数据流的通用指令集架构 (ISA)，支持广泛的心智意象操作，（4）混淆矩阵引导的师生 CNN 方案，可在 AI 操作期间节省电量，（5）EEG 信号的稀疏性增强以降低能耗。制造了 65nm SoC 测试芯片，并在各种基于心智意象的 VR 控制上进行了现场演示。虽然先前的研究涉及基于 EEG 的癫痫检测或类似的生物医学应用 [2-6]，但本研究专注于 VR/MR 环境中的新兴 BMI。得益于低功耗特性和设计的系统级优化，SoC 的数字核心在计算密集型 CNN 操作中实现了 <1μJ/类的能耗。图 33.2.2 显示了 EEG 通道选择和集成到 Meta Quest 2 VR 耳机中，在准确性和用户便利性之间进行了权衡。为了支持各种思维意象任务，8 个 EEG 通道 T3、T5、O1、O2、T6、T4、PZ、和 CZ 被选中并巧妙地融入头带以保持用户的美感。不同的心理任务会激活八个选定通道的子集，例如用于心理意象的 T3/T5/CZ/T4/T6、用于情感（例如情绪）监测的 T5/CZ 或用于稳态视觉诱发电位 (SSVEP) 的 O1/O2/PZ。通道的减少导致三个主要任务的平均准确率略有下降（从 90.4% 下降到 85.2%），但显着提高了用户体验和可用性。带有生理盐水的商用 Hydro-link 电极用于通过头带上的预切孔捕获 EEG 信号。图 33.2.2 还显示了完全集成 SoC 的顶层图。多达 16 个可编程通道的 AFE 用于信号采集和数字化。 AFE 的每个通道包括一个增益为 45 至 72 dB、带宽为 0.05 至 400 Hz 的两级斩波放大器、一个转折频率为 60 Hz 的低通滤波器和一个工作频率为 128 Hz 至 10 kHz 的 8b SAR ADC。用于集成 AI 操作的数字核心包括一个 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维意象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有研究仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维意象任务。图 33.2.3 显示了专门开发的通用 ISA，用于数据流控制、模型配置、通道选择等。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏性设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。 CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统脉动阵列不同，此设计有意移除了大部分或 O1/O2/PZ 用于稳态视觉诱发电位 (SSVEP)。通道数的减少导致三个主要任务的平均准确度略有下降（从 90.4% 降至 85.2%），但显著提高了用户体验和可用性。使用带有生理盐水的商用 Hydro-link 电极通过头带上的预切孔捕获 EEG 信号。图 33.2.2 还显示了完全集成 SoC 的顶层图。最多 16 个可编程 AFE 通道用于信号采集和数字化。AFE 的每个通道包括一个增益为 45 至 72dB 和带宽为 0.05 至 400Hz 的两级斩波放大器、一个转折频率为 60Hz 的低通滤波器和一个工作频率为 128Hz 至 10kHz 的 8b SAR ADC。集成 AI 操作的数字核心包括 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维想象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有工作仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维想象任务。图 33.2.3 显示了专门开发的用于数据流控制、模型配置、通道选择等的通用 ISA。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有高硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统收缩阵列不同，此设计有意消除了大部分或 O1/O2/PZ 用于稳态视觉诱发电位 (SSVEP)。通道数的减少导致三个主要任务的平均准确度略有下降（从 90.4% 降至 85.2%），但显著提高了用户体验和可用性。使用带有生理盐水的商用 Hydro-link 电极通过头带上的预切孔捕获 EEG 信号。图 33.2.2 还显示了完全集成 SoC 的顶层图。最多 16 个可编程 AFE 通道用于信号采集和数字化。AFE 的每个通道包括一个增益为 45 至 72dB 和带宽为 0.05 至 400Hz 的两级斩波放大器、一个转折频率为 60Hz 的低通滤波器和一个工作频率为 128Hz 至 10kHz 的 8b SAR ADC。集成 AI 操作的数字核心包括 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维想象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有工作仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维想象任务。图 33.2.3 显示了专门开发的用于数据流控制、模型配置、通道选择等的通用 ISA。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有高硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统收缩阵列不同，此设计有意消除了大部分AFE 的每个通道包括一个增益为 45 至 72 dB、带宽为 0.05 至 400 Hz 的两级斩波放大器、一个转折频率为 60 Hz 的低通滤波器和一个工作频率为 128 Hz 至 10 kHz 的 8b SAR ADC。用于集成 AI 操作的数字核心包括一个 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维意象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有研究仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维意象任务。图 33.2.3 显示了专门开发的通用 ISA，用于数据流控制、模型配置、通道选择等。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏性设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。 CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统脉动阵列不同，此设计有意移除了大部分AFE 的每个通道包括一个增益为 45 至 72 dB、带宽为 0.05 至 400 Hz 的两级斩波放大器、一个转折频率为 60 Hz 的低通滤波器和一个工作频率为 128 Hz 至 10 kHz 的 8b SAR ADC。用于集成 AI 操作的数字核心包括一个 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维意象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有研究仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维意象任务。图 33.2.3 显示了专门开发的通用 ISA，用于数据流控制、模型配置、通道选择等。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏性设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。 CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统脉动阵列不同，此设计有意移除了大部分IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。可以通过在不同数据流中重用相同的 PE 阵列来专门执行 CNN、FC、DFT 和 IIR 滤波操作，例如，Conv 层的权重平稳，或 FC 层和 DFT 的输出平稳。与传统的脉动阵列不同，该设计特意移除了大部分IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。可以通过在不同数据流中重用相同的 PE 阵列来专门执行 CNN、FC、DFT 和 IIR 滤波操作，例如，Conv 层的权重平稳，或 FC 层和 DFT 的输出平稳。与传统的脉动阵列不同，该设计特意移除了大部分
列出计算机的硬件组件
AKCEPT数据，执行功能，显示重新塑料并根据需要存储thoz数据或重新塑造的电子设备iz iz iz iz。它是对硬件和软件资源的紧缩，这些硬件和软件资源使thiz用户不断地提供各种功能。硬件iz的物理komponents的物理komponents，例如AZ A处理器，内存设备，监视器，键盘等，而软件IZ IZ一组会通过硬件资源适当地使用Funcion的训练或指令。Thiz Quipooter具有三个ImportInt Komponent：输入单元，中央处理单元（CPU）和输出单元。将在下面讨论：1。输入单元：附加到Thiz Compooter的输入设备的输入单元Konsist。这些设备将输入输入，并将其konvert konvert到Th Quipooter unordands的二进制语言中。一些常见的输入将AR键盘，鼠标，操纵杆，扫描仪等分离2。中央处理单元（CPU）：onz th信息iz通过输入设备输入了台式机，处理器对其进行操作。th cpu iz称其为Th Qpooter的大脑，因为它是TH钳子的控制中心。它首先从内存中指令说明，然后对其进行解释，以便知道要做什么。如果需要，请从内存或输入设备获取数据。THEFTER CPU执行或执行所需的KOMPONTAIN，ZEN要么存储TH输出，要么在输出devize上显示它。th cpu haz三个主要的komponents，对不同的funkcions负责：算术逻辑单元（ALU），控制单元（CU）和内存rezisters。算术kalkles包括加法，减法，乘法和分裂。A.算术和逻辑单元（ALU）：Alu执行数学kallations并进行逻辑策略。逻辑说明参与了两个数据项的比较，以查看一个iz iz iz更大或更小或相等。Th算术逻辑单元iz th cpu的主要功能是TH CPU的基本构建块。B.控制单元：TH控制单元Koordines和Kontrols TH数据流入和从CPU中进出，以及Kontrols Alu的所有操作，内存Rezisters以及输入/输出单元。iz还负有责任地执行存储在TH程序中的所有指令。它对提取的指令进行解码，对其进行解释并将控制信号发送到输入/输出devized，直到Alu和Memory正确地完成IZ的操作。控制单元充当计算机的中枢神经系统或大脑，为各种组件提供信号以执行指令。CPU中的内存寄存器临时存储处理器使用的数据。这些寄存器的尺寸可以变化（16位，32位，64位等）每个都有一个特定的功能，例如存储数据或说明。用户可以将这些寄存器用于存储操作数，中间结果等。累加器（ACC）是ALU内的主要寄存器，持有操作数的一个操作数。附加到CPU的内部内存都存储数据和指令，并将其分为许多具有唯一地址的存储位置。这允许计算机快速访问任何位置，而无需搜索整个内存。我们可以使用所有这些组件轻松执行任务。程序执行时，将其数据复制到内部内存，并保留在那里，直到执行结束为止。存储器单元是永久存储数据和指令的主要存储组件，以便于检索。输出设备（例如监视器，打印机和绘图器）附着以形成输出单元，将CPU转换为可读格式的二进制数据。输出单元接受来自CPU的信息，并以用户友好的格式显示。计算机的特性包括速度 - 能够每秒执行数百万计算 - 精度，勤奋，多功能性和存储容量。计算机可以精确处理复杂的任务，同时执行多个操作，存储大量数据或说明，并根据需要检索它们。总而言之，计算机已经使用了多年，并广泛传播其用法。三个基本组件是输入单元，CPU和输出单元。但是，计算机功能中还有其他关键组件。内存单元，控制单元以及算术和逻辑单元启用复杂操作。常见问题解答：什么是输入单元？输入单元可让用户输入数据并命令到计算机中。它如何工作？输入单元将用户操作或数据转换为计算机处理的电信号。什么是CPU？CPU通过执行程序指令执行大多数处理任务。其主要部分是算术逻辑单元（ALU），控制单元（CU）和寄存器。CPU如何处理数据？它从内存中获取指令，解码它们，执行指令，然后存储结果。计算机硬件包括物理组件，例如CPU，RAM，主板，存储，图形卡，声卡，计算机箱，监视器，鼠标，键盘和扬声器。软件是书面指令，可以由硬件存储和运行。硬件由软件指示执行命令或说明。两者的组合形式可用的计算系统。早期计算设备可以追溯到17世纪。法国数学家布莱斯·帕斯卡（Blaise Pascal）设计了一种基于齿轮的设备，用于增加和减法，销售约50款。阶梯式的Reckoner是由Gottfried Leibniz发明的，到1676年，可能会分裂和乘。但是，由于设计缺陷和制造局限性，它并不是很有用。类似的设备一直在使用直到1970年代。在19世纪，查尔斯·巴巴奇（Charles Babbage）设计了一种机械装置，用于计算多项式和从未构建的通用计算机。最早的计算机合并了用于输入和输出，内存，算术单元和原始编程语言的打孔卡。Alan Turing于1936年开发了通用图灵机，以建模任何类型的计算机。证明没有计算机可以解决决策问题。计算机存储是现代计算，连接硬件和软件的基础。布尔代数由乔治·布尔（George Boole）在19世纪中叶发明，构成了电路建模的基础，用于晶体管和综合电路。它包含数十亿个小晶体管。在1945年，艾伦·图灵（Alan Turing）设计了自动计算引擎，而约翰·冯·诺伊曼（John von Neumann）开发了冯·诺伊曼（Von Neumann）体系结构，该体系结构具有集中记忆，具有优先访问内存的CPU，以及I/O单元。此设计已成为大多数现代计算机的模板。计算机架构优先考虑成本，速度，可用性和能源效率等目标。设计人员必须了解硬件要求和计算的各个方面，包括编译器和集成电路设计。成本限制降低了利润率，由于改进的制造技术，组件的成本下降。基于冯·诺伊曼（Von Neumann）1945年的设计，最常见的指令集架构涉及CISC，RISC，向量操作或混合模式。isas是共享硬件系统，其中有点指示I/O模式。基于RISC的机器受益于使用更少的说明。这降低了复杂性并增加了注册用法。在RISC在1980年代发明后，其管道和缓存的建筑变得越来越受欢迎。他们将CISC体系结构取代了资源受限的设备，例如手机。在1986年至2003年之间，硬件性能提高了50％以上。这允许开发平板电脑和移动设备。在21世纪，绩效提高是通过利用并行性来驱动的。可以通过数据或任务并行性来实现并行性。这是由各种硬件策略（例如指导级并行性和图形处理单元）所容纳的。虚拟内存简化了程序的地址。微结构涉及高级硬件设计问题，例如CPU，内存和内存互连。内存层次结构可确保更快的内存更接近CPU，而存储器则用于存储较慢。计算机处理器会产生热量，这会影响性能和组件寿命。热管理系统，例如空气冷却器和液体冷却器，在计算机中很常见。数据中心使用更高级的冷却解决方案来维持安全的工作温度。现代计算机在性能和热量管理之间面临微妙的平衡。[31]尽管它们可能很昂贵，但可以使用更有效的模型。[32]但是，即使是最强大的处理器也具有不得超过的限制以防止过热。[33]因此，计算机将自动防止其性能，或者在必要时关闭，以保护其硬件免受过热堆积的影响。[34]对于需要创新的冷却系统才能有效运行的较小，更快的芯片尤其如此。[35]除了前面提到的组件（例如监视器和主板）外，还有其他几个关键的硬件元素构成了个人计算机。这些包括CPU，RAM，扩展卡，电源单元，光盘驱动器，硬盘驱动器，键盘，键盘，鼠标等。[36]台式计算机通常配备一个单独的监视器，键盘和鼠标，而笔记本电脑将这些组件集成到一个紧凑的情况下。[37]便携式平板电脑和笔记本电脑由于便利性和多功能性而变得越来越受欢迎。它们通常以触摸屏为主要输入设备，并且可能包括折叠键盘或外部连接以增加功能。[38]一些模型甚至允许用户分离键盘，从而有效地将其变成2英寸1片平板电脑笔记本电脑混合动力车。[39]手机将延长的电池寿命和便携性优先于原始性能。他们通常具有一系列功能，包括相机，GPS设备，扬声器和麦克风，[40]，但通常要求用户与较大的计算机相比，在功能方面做出妥协。[41]这些设备的功率和数据连接可能会因特定模型或类型而变化很大。个人计算机比大型机或超级计算机要小得多且价格便宜，这些计算机专为大规模计算而设计，可能耗资数亿美元。相比之下，个人计算机用于浏览互联网和文字处理等日常任务。微型计算机是一种计算机，在大小和价格方面介于这两个极端之间。它是在1960年代开发的，它是大型机和中型计算机的便宜替代品。超级计算机专为特定任务而设计，例如运行复杂的模拟或分析大型数据集，并且由于其高性能功能而可能非常昂贵。仓库比例计算机类似于群集计算机，但在更大的范围内，在软件中用作服务（SaaS）应用程序。他们优先考虑每次操作和电力使用成本，用于硬件和基础设施的价格超过1亿美元。虚拟硬件是模仿物理硬件功能的软件，通常用于IaaS和Paas等云计算服务。嵌入式系统的范围从非常基本到高级处理器，并且通常是根据其价格而不是性能功能来选择的。一个计算机盒包围了大多数台式计算机的组件，为内部零件提供机械支持和保护。它还有助于控制电磁干扰并防止静电放电。使用的案例类型取决于计算机的预期目的，其中一些提供了更多的扩展室或对便携性的影响保护。符合ATX标准，将AC功率转换为120至277伏在较低电压（例如12、5或3.3伏）的DC功率。计算机主板是主要组件，具有通过端口和扩展插槽连接CPU，RAM，磁盘驱动器和外围设备的集成电路的板。关键组件包括至少一个CPU，该CPU执行启用计算机功能的计算，解释RAM中的程序说明并将结果发送回相关组件。CPU通常通过散热器和风扇或冷却系统冷却。许多较新的CPU具有播放GPU和1 GHz和5 GHz之间的时钟速度。有一种增加核心增加并行性的趋势。内部总线将CPU连接到主内存，通过几行同时通信。带有多个处理器的计算机需要由Northbridge管理的互连总线，而Southbridge则管理较慢的外围设备。RAM商店基于用法积极访问层次结构中的代码和数据，其寄存器最接近CPU，其容量有限。多个缓存区域的容量比寄存器更大，但小于主内存，通过预摘要减少延迟。如果需要缓存数据，则可以从主内存中访问。缓存通常是SRAM，而主内存通常是大量的。如果计算机关闭，其永久存储或非易失性存储器通常以比常规内存更低的成本提供更高的容量，但是由于硬盘驱动器中的历史用途，这些内存需要更长的时间才能访问，而硬盘驱动器的历史用途则由更快的固态驱动器（SSD）代替。存储数据的其他选项包括USB驱动器和云存储。ROM（仅读取内存）包含计算机上电动机时运行的BIOS，而新的主板则使用统一的可扩展固件接口（UEFI）而不是BIOS。功率MOSFET控制电压调节器模块（VRM），而CMOS电池为BIOS芯片中日期和时间的CMOS存储器提供动力。可以通过扩展卡通过扩展插槽添加到计算机中，以增强功能，尽管现代计算机通常具有集成的GPU。大多数计算机还具有外部数据总线（例如USB）来连接外围设备，例如键盘，鼠标，显示器，打印机和网络接口控制器。2023年的计算机硬件的全球收入达到7051.7亿美元。电子废物管理至关重要，这是由于计算机硬件中存在的危险材料。处置未经授权的计算机是非法的，并且必须通过政府批准的设施进行回收。可以通过删除可重复使用的零件（例如RAM，图形卡和硬盘驱动器）来简化回收计算机。可以回收许多计算机硬件中使用的有价值的材料，以重复使用，降低成本和环境危害。有毒物质（例如铅，汞和镉）通常在计算机组件中发现，构成健康风险，包括智力发育，癌症和器官损害受损。电子废物的不当处理可能会导致严重的环境污染和健康问题。相比之下，回收计算机硬件被认为是环保的，因为它可以防止危险废物进入大气。存在严格的立法，以执行可持续的处置惯例，包括《欧盟和美国国家计算机回收法》的废物电气和电子设备指令。电子循环是指收集，修复，拆卸，经纪和回收电子设备的过程。像戴尔（Dell）和苹果公司（Apple）这样的公司参加了电子环保计划，以回收各种电子产品，减少电子废物并促进更可持续的未来。在捐赠或回收计算机时，请考虑对教育机构，医院和其他非营利组织进行翻新和重复使用旧计算机的组织。例如，计算机援助国际接受各种捐款，以重新利用这些目的的旧计算机。Kevin（2022）在他的书《探索计算机硬件：理解计算机硬件，组件，外围设备和网络的插图指南》中讨论了计算机硬件的主题。本书涵盖了计算机硬件及其组件的各个方面，包括网络。计算机硬件是众多资源的主题，包括教科书，例如Wang，Shuangbao Paul的计算机架构和组织。这些材料可通过Wikimedia Commons，Wikibooks和Wikiversity等各种在线平台访问。此外，可以在Wikipedia的页面上找到有关计算机硬件的信息。